博士（情報学）, 京都大学

Doctor of Informatics, Kyoto University

高性能計算

並列処理

コンピュータアーキテクチャ

情報通信, 高性能計算

情報通信, 計算機システム

2022年08月 - 現在
特定国立研究開発法人理化学研究所, 計算科学研究センター, 客員研究員

2016年04月 - 現在
電気通信大学, 大学院情報理工学研究科, 准教授

2023年04月 - 2024年03月
メリーランド州立大学, 訪問研究員, アメリカ合衆国

2023年03月 - 2024年03月
ジョージタウン大学, 訪問研究員, アメリカ合衆国

2017年04月 - 2018年03月
ローレンスリバモア国立研究所, 訪問研究員

2017年02月 - 2017年09月
東京大学, 大学院情報理工学系研究科, 客員研究員

2015年03月01日 - 2016年03月31日
電気通信大学, 大学院情報システム学研究科, 准教授

2011年04月01日 - 2015年02月28日
東京大学, 大学院情報理工学系研究科, 助教

2008年01月01日 - 2011年03月31日
東京農工大学, 大学院工学府, 特任助教

2005年04月01日 - 2007年12月31日
京都大学, 大学院法学研究科, 助手

2002年04月01日 - 2005年03月31日
京都大学, 情報学研究科, 通信情報システム専攻

2000年04月01日 - 2002年03月25日
京都大学, 情報学研究科, 通信情報システム専攻

1996年04月 - 2000年03月
京都大学, 工学部, 情報工学科

1996年03月01日
静岡県立磐田南高等学校

2020年10月 - 2023年03月
審査委員, 科学研究費助成事業若手研究（高性能計算分野）, 政府

2020年 - 2021年03月
副編集委員長, 情報処理学会ACS論文誌編集委員会, 学協会

2015年 - 2019年
編集委員, 電子情報通信学会情報・システムソサイエティ英文論文誌編集委員会, 学協会

2014年 - 2017年
幹事, 情報処理学会計算機アーキテクチャ研究会, 学協会

2016年04月
NEDO評価委員, 政府

2015年 - 2016年
代表会員, 情報処理学会, 学協会

2014年 - 2015年
主査, 情報処理学会誌システムグループ編集委員会, 学協会

2011年 - 2015年
編集委員, 情報処理学会ACS論文誌編集委員会, 学協会

2013年 - 2014年
幹事, 情報処理学会誌システムグループ編集委員会, 学協会

2010年 - 2013年
編集委員, 情報処理学会誌ハードウェアグループ編集委員会, 学協会

2009年 - 2013年
編集委員, 情報処理学会論文誌編集委員会, 学協会

2011年 - 2011年
執筆委員, 電子情報通信学会「知識ベース」執筆委員会, 学協会

2010年 - 2010年
選定委員, 情報処理学会論文賞選定ワーキング・グループ, 学協会

2009年 - 2009年
選定委員, 情報処理学会論文賞選定ワーキング・グループ, 学協会

受賞日 2019年
Functionally-Predefined Kernel: a Way to Reduce CNN Computation
Best paper award for computers track in the 2019 IEEE PacRim, Y. Inouchi, H. Yamaki, S. Miwa, and T. Tsumura
国際学会・会議・シンポジウム等の賞

受賞日 2010年
Dalvik アクセラレータ：Android 端末における Java アプリケーションの高速実行機構
組込みシステムシンポジウム2010 優秀論文賞, 太田淳,三輪忍,中條拓伯
国内学会・会議・シンポジウム等の賞

受賞日 2010年
Hilbert-Huang変換の並列化およびGPUによる高速化
GPUチャレンジ2010 自由課題部門 第2位, Pulung Waskito,三輪忍,満倉靖恵,中條拓伯
国内学会・会議・シンポジウム等の賞

受賞日 2008年
FPGAにおけるマルチSMTプロセッサの実装
SACSIS2008最優秀ポスター賞, 小笠原嘉泰,館一平,三輪忍,中條拓伯
国内学会・会議・シンポジウム等の賞

受賞日 2003年
リカレントニューラルネットにおける移動ロボットのナビゲーション課題の学習
平成15年度情報処理学会関西支部支部大会学生奨励賞, 三輪忍
国内学会・会議・シンポジウム等の賞

CACTI-CNFET: an Analytical Tool for Timing, Power, and Area of SRAMs with Carbon Nanotube Field Effect Transistors.
Shinobu Miwa; Eiichiro Sekikawa; Tongxin Yang; Ryota Shioya; Hayato Yamaki; Hiroki Honda
ASP-DAC, 掲載ページ 1350-1356, 出版日 2025年
研究論文（国際会議プロシーディングス）

Evaluating MPI Performance on SGX and Gramine
K. Shimojima; S. Miwa; H. Yamaki; H. Honda
2024 IEEE International Conference on Cluster Computing (CLUSTER) (poster presentation), 出版日 2024年09月

Post-Route Power Estimation: a Case Study of RIKEN-CGRA
C. Shi; B. Adhi; S. Miwa; K. Sano
2024 IEEE International Conference on Cluster Computing (CLUSTER) (poster presentation), 出版日 2024年09月, 査読付

Power-Efficiency Variation on A64FX Supercomputers and its Application to System Operation
T. Kusaba; Y. Awaki; K. Yoshida; S. Miwa; H. Yamaki; T. Hanawa; H. Honda
2024 IEEE International Conference on Cluster Computing Workshop (CLUSTER Workshop), 出版日 2024年09月, 査読付

Analyzing the impact of CUDA versions on GPU applications
Kohei Yoshida; Shinobu Miwa; Hayato Yamaki; Hiroki Honda
Parallel Computing, Elsevier BV, 120巻, 掲載ページ 103081-103081, 出版日 2024年06月, 査読付
研究論文（学術雑誌）

CNFET-OCL: Open-Source Cell Libraries for Advanced CNFET Technologies.
Chenlin Shi; Shinobu Miwa; Tongxin Yang; Ryota Shioya; Hayato Yamaki; Hiroki Honda
IEEE Access, 12巻, 掲載ページ 165335-165347, 出版日 2024年
研究論文（学術雑誌）

Analyzing the Performance Impact of HPC Workloads with Gramine+SGX on 3rd Generation Xeon Scalable Processors
Shinobu Miwa; Shin'Ichiro Matsuo
筆頭著者, Proceedings of the SC '23 Workshops of The International Conference on High Performance Computing, Network, Storage, and Analysis, ACM, 掲載ページ 1850-1858, 出版日 2023年11月12日, 査読付
研究論文（国際会議プロシーディングス）

CNFET7: An Open Source Cell Library for 7-nm CNFET Technology
C. Shi; S. Miwa; T. Yang; R. Shioya; H. Yamaki; H. Honda
The 28th Asia and South Pacific Design Automation Conference (ASP-DAC), 掲載ページ 763-768, 出版日 2023年01月, 査読付
研究論文（国際会議プロシーディングス）, 英語

Analyzing Performance and Power-Efficiency Variations among NVIDIA GPUs
K. Yoshida; R. Sageyama; S. Miwa; H. Yamaki; H. Honda
The 51st International Conference on Parallel Processing (ICPP), 65号, 掲載ページ 1-12, 出版日 2022年11月, 査読付
研究論文（国際会議プロシーディングス）, 英語

PredCom: A Predictive Approach to Collecting Approximated Communication Traces
Shinobu Miwa; Ignacio Laguna; Martin Schulz
IEEE Transactions on Parallel and Distributed Systems, Institute of Electrical and Electronics Engineers ({IEEE}), 32巻, 1号, 掲載ページ 45-58, 出版日 2021年01月01日, 査読付
研究論文（学術雑誌）, 英語

Footprint-Based DIMM Hotplug
Shinobu Miwa; Masaya Ishihara; Hayato Yamaki; Hiroki Honda; Martin Schulz
IEEE Transactions on Computers, Institute of Electrical and Electronics Engineers ({IEEE}), 69巻, 2号, 掲載ページ 172-184, 出版日 2020年02月01日, 査読付
研究論文（学術雑誌）, 英語

RPC: An Approach for Reducing Compulsory Misses in Packet Processing Cache.
Hayato Yamaki; Hiroaki Nishi; Shinobu Miwa; Hiroki Honda
IEICE Trans. Inf. Syst., 103-D巻, 12号, 掲載ページ 2590-2599, 出版日 2020年
研究論文（学術雑誌）

Evaluating Architecture-Level Optimization in Packet Processing Caches
K. Tanaka; H. Yamaki; S. Miwa; H. Honda
Computer Networks, Elsevier, 181巻, 107550号, 掲載ページ 1-10, 出版日 2020年, 査読付
研究論文（学術雑誌）, 英語

Multi-Level Packet Processing Caches
K. Tanaka; H. Yamaki; S. Miwa; H. Honda
The 2019 IEEE Symposium on Low-Power and High-Speed Chips and Systems (COOL Chips 22), 掲載ページ 1-3, 出版日 2019年, 査読付
研究論文（国際会議プロシーディングス）, 英語

Functionally-Predefined Kernel: a Way to Reduce CNN Computation
Y. Inouchi; H. Yamaki; S. Miwa; T. Tsumura
The 2019 IEEE Pacific Rim Conference on Communications, Computers and Signal Processing (PacRim 2019), 掲載ページ 1-6, 出版日 2019年, 査読付
研究論文（国際会議プロシーディングス）, 英語

Evaluating the Impact of Energy Efficient Networks on HPC Workloads
G. Georgakoudis; N. Jain; T. Ono; K. Inoue; S. Miwa; A. Bhatele
26th IEEE International Conference on High Performance Computing, Data, and Analytics (HiPC), IEEE, (to appear)巻, 掲載ページ 1-10, 出版日 2019年, 査読付
研究論文（国際会議プロシーディングス）, 英語

Power management framework for post-petascale supercomputers
Masaaki Kondo; Ikuo Miyoshi; Koji Inoue; Shinobu Miwa
Advanced Software Technologies for Post-Peta Scale Computing: The Japanese Post-Peta CREST Research Project, Springer Singapore, 掲載ページ 249-269, 出版日 2018年12月06日, Power consumption is a first class design constraint for developing future exascale computing systems. To achieve exascale system performance with realistic power provisioning of 20-30MW, we need to improve power-performance efficiency significantly compared to today's supercomputer systems. In order to maximize effective performance within a power constraint, investigating how to optimize power resource allocation to each hardware component or each job submitted to the system is necessary. We have been conducting research and development on a software framework for code optimization and system power management for the power-constraint adaptive systems. We briefly introduce the research efforts for maximizing application performance under a given power constraint, power-aware resource manager, and power-performance simulation and analysis framework for future supercomputer systems.
論文集(書籍)内論文, 英語

Run-Time DFS/DCT Optimization for Power-Constrained HPC Systems
I. Miyoshi; S. Miwa; K. Inoue; M. Kondo
The International Conference on High Performance Computing in Asia-Pacific Region, poster巻, 出版日 2018年, 査読付
研究論文（国際会議プロシーディングス）, 英語

Data Prediction for Response Flows in Packet Processing Cache
H. Yamaki; H. Nishi; S. Miwa; H. Honda
2018 55th ACM/EDAC/IEEE Design Automation Conference, ACM, 110号, 掲載ページ 110-6, 出版日 2018年, 査読付
研究論文（国際会議プロシーディングス）, 英語

Optimizing Memory Hierarchy within an Internet Router for High-Throughput and Energy-Efficient Packet Processing
K. Tanaka; H. Yamaki; S. Miwa; H. Honda
ACM Student Research Competition (in conjunction with the 51st Annual ACM/IEEE International Symposium on Microarchitecture) (poster presentation), poster巻, 出版日 2018年, 査読付
研究論文（国際会議プロシーディングス）, 英語

A Runtime Optimization Selection Framework to Realize Energy Efficient Networks-on-Chip.
Yuan He; Masaaki Kondo; Takashi Nakada; Hiroshi Sasaki; Shinobu Miwa; Hiroshi Nakamura
IEICE Transactions, 一般社団法人 電子情報通信学会, 99-D巻, 12号, 掲載ページ 2881-2890, 出版日 2016年, 査読付,

Networks-on-Chip (or NoCs, for short) play important roles in modern and future multi-core processors as they are highly related to both performance and power consumption of the entire chip. Up to date, many optimization techniques have been developed to improve NoC's bandwidth, latency and power consumption. But a clear answer to how energy efficiency is affected with these optimization techniques is yet to be found since each of these optimization techniques comes with its own benefits and overheads while there are also too many of them. Thus, here comes the problem of when and how such optimization techniques should be applied. In order to solve this problem, we build a runtime framework to throttle these optimization techniques based on concise performance and energy models. With the help of this framework, we can successfully establish adaptive selections over multiple optimization techniques to further improve performance or energy efficiency of the network at runtime.

英語

Initial Study of Reconfigurable Neural Network Accelerators
Momoka Ohba; Satoshi Shindo; Shinobu Miwa; Tomoaki Tsumura; Hayato Yamaki; Hiroki Honda
2016 FOURTH INTERNATIONAL SYMPOSIUM ON COMPUTING AND NETWORKING (CANDAR), IEEE, poster巻, 掲載ページ 707-709, 出版日 2016年, 査読付, Neural Networks or NNs are widely used for many machine learning applications such as image processing and speech recognition. Since general-purpose processors such as CPUs and GPUs are energy inefficient for computing NNs, application-specific hardware accelerators for NNs (a.k.a. Neural Network Accelerators or NNAs) have been proposed to improve the energy efficiency. However, the existing NNAs are too customized for computing specific NNs, and do not allow to change neuron models or learning algorithms. This limitation prevents machine-learning researchers from exploiting NNAs, so we are developing a general-purpose NNA including reconfigurable logic, which is called a reconfigurable NNA or RNNA. The RNNA is highly tuned for the NN computation but allows end users to customize the hardware to compute desired NNs. This paper introduces the RNNA architecture, and reports the performance analysis of the RNNA with an in-house cycle-level simulator.
研究論文（国際会議プロシーディングス）, 英語

Evaluation of Task Mapping on Multicore Neural Network Accelerators
Satoshi Shindo; Momoka Ohba; Tomoaki Tsumura; Shinobu Miwa
2016 FOURTH INTERNATIONAL SYMPOSIUM ON COMPUTING AND NETWORKING (CANDAR), IEEE, 掲載ページ 415-421, 出版日 2016年, 査読付, Deep neural networks are widely used for many applications such as image classification, speech recognition and natural language processing because of their high recognition rate. Since general-purpose processors such as CPUs and GPUs are not energy efficient for such neural networks, application-specific hardware accelerators for neural networks (a.k.a. neural network accelerators or NNAs) have been proposed to improve the energy efficiency. There are many studies to increase the energy efficiency of NNAs, but few studies focus on task allocation on the accelerators. This paper provides the first exploration of task mapping to cores within NNAs for the increased performance. Intuitively, a well-tuned task mapping has less amount of communication between cores. To confirm this assumption, we tested two types of task mappings that generate different amount of communication between cores on an NNA. Our experimental results show that the number of communication between cores strongly affects the execution cycle of the NNA and the most effective task mapping differs depending on the size of neural networks.
研究論文（国際会議プロシーディングス）, 英語

Subarray Level Power-Gating in STT-MRAM Caches to Mitigate Energy Impact of Peripheral Circuits
E. Arima; S. Miwa; T. Nakada; S. Takeda; H. Noguchi; S. Fujita; H. Nakamura
2015 52nd ACM/EDAC/IEEE Design Automation Conference, poster巻, 出版日 2015年, 査読付
研究論文（国際会議プロシーディングス）, 英語

Runtime Multi-Optimizations for Energy Efficient On-chip Interconnections
Yuan He; Masaaki Kondo; Takashi Nakada; Hiroshi Sasaki; Shinobu Miwa; Hiroshi Nakamura
2015 33RD IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN (ICCD), IEEE, 掲載ページ 455-458, 出版日 2015年, 査読付, On-chip interconnection (or NoC) is a major performance and power contributor to modern and future multicore processors. So far, many optimization techniques have been developed to improve its bandwidth, latency and power consumption. But it is not clear how energy efficiency is affected since an optimization technique normally comes with overheads. This paper thus attempts to address when and how such optimization techniques should be applied and tuned to help achieve better energy efficiency. We firstly model the performance and energy impacts of representative NoC optimization techniques. These models help us more easily understand the consequences when applying these optimization techniques and their combinations under different circumstances. Moreover, based on such modeling, we propose and implement an adaptive control over these NoC optimization techniques to improve both performance and energy efficiency of the network. Our results show that, this proposal can achieve an average improvement of 26% and 57% on network performance and energy delay product, respectively.
研究論文（国際会議プロシーディングス）, 英語

Immediate Sleep: Reducing Energy Impact of Peripheral Circuits in STT-MRAM Caches
Eishi Arima; Hiroki Noguchi; Takashi Nakada; Shinobu Miwa; Susumu Takeda; Shinobu Fujita; Hiroshi Nakamura
2015 33RD IEEE INTERNATIONAL CONFERENCE ON COMPUTER DESIGN (ICCD), IEEE, 掲載ページ 149-156, 出版日 2015年, 査読付, Implementing last level caches (LLCs) with STT-MRAM is a promising approach for designing energy efficient microprocessors due to high density and low leakage power of its memory cells. However, peripheral circuits of an STT-MRAM cache still suffer from leakage power because large and leaky transistors are required to drive large write current to STT-MRAM element. To overcome this problem, we propose a new power management scheme called Immediate Sleep (IS). IS immediately turns off a subarray of an STT-MRAM cache if the next access is predicted to be not critical in performance. Thus, IS can effectively reduce leakage energy with little impact on performance. Our experimental results show that our technique can save the leakage energy of an STT-MRAM LLC by 32% compared to an STT-MRAM LLC with the conventional scheme at the same performance.
研究論文（国際会議プロシーディングス）, 英語

Memory Hotplug for Energy Savings of HPC systems
S. Miwa; H. Honda
The International Conference for High Performance Computing, Networking, Storage and Analysis, poster巻, 出版日 2015年, 査読付
研究論文（国際会議プロシーディングス）, 英語

Profile-Based Power Shifting in Interconnection Networks with On/Off Links
Shinobu Miwa; Hiroshi Nakamura
PROCEEDINGS OF SC15: THE INTERNATIONAL CONFERENCE FOR HIGH PERFORMANCE COMPUTING, NETWORKING, STORAGE AND ANALYSIS, ASSOC COMPUTING MACHINERY, 掲載ページ 37:1-37:11, 出版日 2015年, 査読付, Overprovisioning hardware devices and coordinating their power budgets are proposed to improve the application performance of future power-constrained HPC systems. This coordination process is called power shifting. Meanwhile, recent studies have revealed that on/off links can save network power in HPC systems. Future HPC systems will thus adopt on/off links in addition to power shifting. This paper explores power shifting in interconnection networks with on/off links. Given that on/off links keep network power low at application runtime, we can transfer appreciable quantities of power budgets on networks to other devices before an application runs. We thus propose a profile-based power shifting technique that allows HPC users to transfer the power budget remaining on networks to other devices at the time of job dispatch. Experimental results show that the proposed technique appreciably improves application performance under various power constraints.
研究論文（国際会議プロシーディングス）, 英語

Low-power cache memory with state-of-the-art STT-MRAM for high-performance processors
Susumu Takeda; Hiroki Noguchi; Kumiko Nomura; Shinobu Fujita; Shinobu Miwa; Eishi Arima; Takashi Nakada; Hiroshi Nakamura
2015 INTERNATIONAL SOC DESIGN CONFERENCE (ISOCC), IEEE, 掲載ページ 153-154, 出版日 2015年, 査読付, This paper describes state-of-the-art STT-MRAM, which can drastically save energy consumption dissipated in cache memory system compared with conventional SRAM-based ones. This paper also presents how to build cache memory hierarchy with both the state-of-art STT-MRAM and SRAM to reduce cache energy consumption. The key point is "break-even-time aware memory design" based on normally-off operation. For further power reduction, an intelligent power management technique for the STT-MRAM-based cache is also discussed.
研究論文（国際会議プロシーディングス）, 英語

Area-Efficient Microarchitecture for Reinforcement of Turbo Mode
Shinobu Miwa; Takara Inoue; Hiroshi Nakamura
IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG, E97D巻, 5号, 掲載ページ 1196-1210, 出版日 2014年05月, 査読付, Turbo mode, which accelerates many applications without major change of existing systems, is widely used in commercial processors. Since time duration or powerfulness of turbo mode depends on peak temperature of a processor chip, reducing the peak temperature can reinforce turbo mode. This paper presents that adding small amount of hardware allows microprocessors to reduce the peak temperature drastically and then to reinforce turbo mode successfully. Our approach is to find out a few small units that become heat sources in a processor and to appropriately duplicate them for reduction of their power density. By duplicating the limited units and using the copies evenly, the processor can show significant performance improvement while achieving area-efficiency. The experimental result shows that the proposed method achieves up to 14.5% of performance improvement in exchange for 2.8% of area increase.
研究論文（学術雑誌）, 英語

Performance estimation of high performance computing systems with Energy Efficient Ethernet technology.
Shinobu Miwa; Sho Aita; Hiroshi Nakamura
Computer Science - R&D, 29巻, 3-4号, 掲載ページ 161-169, 出版日 2014年, 査読付

実HPC環境におけるEEEの電力/性能評価
三輪忍; 會田翔; 安島雄一郎; 清水俊幸; 安里彰; 中村宏
情報処理学会論文誌コンピューティングシステム, 情報処理学会, 7巻, 4号, 掲載ページ 67-83, 出版日 2014年, 査読付
日本語

Evaluation of Core Hopping on POWER7
Shinobu Miwa; Charles R. Lefurgy
ACM SIGMETRICS Performance Evaluation Review, ACM, special issue巻, greenmetrics 2014号, 掲載ページ 11-16, 出版日 2014年, 査読付
研究論文（学術雑誌）, 英語

低CPU負荷を考慮したSTT-MRAMラスト・レベル・キャッシュの要求性能の解析
有間英志; 薦田登志矢; 中田尚; 三輪忍; 野口絃希; 野村久美子; 安部恵子; 藤田忍; 中村宏
電子情報通信学会論文誌, J97-A巻, 10号, 掲載ページ 629-647, 出版日 2014年, 査読付
日本語

Design Aid of Multi-core Embedded Systems with Energy Model
T. Nakada; K. Okamoto; T. Komoda; S. Miwa; Y. Sato; H. Ueki; M. Hayashikoshi; T. Shimizu; H. Nakamura
情報処理学会論文誌コンピューティングシステム, 情報処理学会, 7巻, 3号, 掲載ページ 37-46, 出版日 2014年, 査読付
研究論文（学術雑誌）, 日本語

Data-aware Power Management for Periodic Real-time Systems with Non-Volatile Memory
Takashi Nakada; Takuya Shigematsu; Toshiya Komoda; Shinobu Miwa; Hiroshi Nakamura; Yohei Sato; Hiroshi Ueki; Masanori Hayashikoshi; Toru Shimizu
2014 IEEE NON-VOLATILE MEMORY SYSTEMS AND APPLICATIONS SYMPOSIUM (NVMSA), IEEE, 掲載ページ 1-6, 出版日 2014年, 査読付, In real-time systems, power gating is widely adopted by processing cores but not working memory because of data loss. Meanwhile, new non-volatile memory technology, which is comparable to volatile memory, quickly emerges. Thus, in this paper, we propose data-aware power management for real-time systems with both volatile and non-volatile memories. Considering the trade-off between data migration energy overhead and energy reduction through power gating, we minimize energy consumption when the system is idle by appropriately selecting sleep modes and making decisions on data migration. Experimental results show that this approach can reduce energy consumption by up to 20%.
研究論文（国際会議プロシーディングス）, 英語

Fine-Grain Power-Gating on STT-MRAM Peripheral Circuits with Locality-aware Access Control
E. Arima; T. Nakada; S. Miwa; S. Takeda; H. Noguchi; S. Fujita; H. Nakamura
The Memory Forum, 掲載ページ 1-5, 出版日 2014年, 査読付
研究論文（国際会議プロシーディングス）, 英語

Normally-Off Computing Project : Challenges and Opportunities
Hiroshi Nakamura; Takashi Nakada; Shinobu Miwa
2014 19TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC), IEEE, special session 1S巻, 1号, 掲載ページ 1-5, 出版日 2014年, 査読付, Normally-Off is a way of computing which aggressively powers off components of computer systems when they need not to operate. Simple power gating cannot fully take the chances of power reduction because volatile memories lose data when power is turned off. Recently, new non-volatile memories (NVMs) have appeared. High attention has been paid to normally-off computing using these NVMs. In this paper, its expectation and challenges are addressed with a brief introduction of our project started in 2011.
研究論文（国際会議プロシーディングス）, 英語

Power capping of CPU-GPU heterogeneous systems through coordinating DVFS and task mapping.
Toshiya Komoda; Shingo Hayashi; Takashi Nakada; Shinobu Miwa; Hiroshi Nakamura
2013 IEEE 31st International Conference on Computer Design, ICCD 2013, Asheville, NC, USA, October 6-9, 2013, IEEE Computer Society, 掲載ページ 349-356, 出版日 2013年, 査読付

キャッシュ電源遮断時の性能ペナルティ削減のための損失データプリフェッチ
有間英志; 薦田登志矢; 中田尚; 三輪忍; 中村宏
情報処理学会論文誌コンピューティングシステム, 情報処理学会, 6巻, 3号, 掲載ページ 118-130, 出版日 2013年, 査読付
研究論文（学術雑誌）, 日本語

Integrating Multi-GPU Execution in an OpenACC Compiler
Toshiya Komoda; Shinobu Miwa; Hiroshi Nakamura; Naoya Maruyama
2013 42ND ANNUAL INTERNATIONAL CONFERENCE ON PARALLEL PROCESSING (ICPP), IEEE, 掲載ページ 260-269, 出版日 2013年, 査読付, GPUs have become promising computing devices in current and future computer systems due to its high performance, high energy efficiency, and low price. However, lack of high level GPU programming models hinders the wide spread of GPU applications. To resolve this issue, OpenACC is developed as the first industry standard of a directive-based GPU programming model and several implementations are now available. Although early evaluations of the OpenACC systems showed significant performance improvement with modest programming efforts, they also revealed the limitations of the systems. One of the biggest limitations is that the current OpenACC compilers do not automate the utilization of multiple GPUs.
In this paper, we present an OpenACC compiler with the capability to execute single GPU OpenACC programs on multiple GPUs. By orchestrating the compiler and the runtime system, the proposed system can efficiently manage the necessary data movements among multiple GPUs memories. To enable advanced communication optimizations in the proposed system, we propose a small set of directives as extensions of OpenACC API. The directives allow programmers to express the patterns of memory accesses in the parallel loops to be offloaded. Inserting a few directives into an OpenACC program can reduce a large amount of unnecessary data movements and thus helps the proposed system drawing great performance from multi-GPU systems. We implemented and evaluated the prototype system on top of CUDA with three data parallel applications. The proposed system achieves up to 6.75x of the performance compared to OpenMP in the 1CPU with 2GPU machine, and up to 2.95x of the performance compared to OpenMP in the 2CPU with 3GPU machine. In addition, in two of the three applications, the multi-GPU OpenACC compiler outperforms the single GPU system where hand-written CUDA programs run.
研究論文（国際会議プロシーディングス）, 英語

Performance Modeling for Designing NoC-based Multiprocessors
Takashi Nakada; Shinobu Miwa; Keisuke Yano; Hiroshi Nakamura
RAPID SYSTEM PROTOTYPING: SHORTENING THE PATH FROM SPECIFICATION TO PROTOTYPE (RSP 2013), IEEE, 掲載ページ 30-36, 出版日 2013年, 査読付, Network-on-Chip (NoC) based multiprocessors have become popular as a scalable alternative to classical bus architectures. The performance evaluation of NoC-based multiprocessors is largely based on simulation. However, precise simulation is extremely slow. Additionally, there are many design parameters that affect the total performance. Therefore, it is practically impossible to use the precise simulation for the design space exploration purposes. To alleviate this problem, prototyping NoC systems and estimating their performances are critically important. In this paper, we present a generalized novel performance model that combined with the simulations for designing NoC-based multiprocessors. We revealed that the performance impact of cache and network latencies are dominant. Moreover, network congestion rarely happens under near appropriate configuration. Thus, the performance model is mainly constructed using the hardware parameters and the statistics that obtained from a simple cache simulation that is separated from the network behavior. The proposed performance model is used not only to obtain fast and accurate performance, but also to guide the NoC-based multiprocessor design space exploration. The accuracy of our approach and its practical use are illustrated through simulation. The results showed that proposed model can estimate performance with only 3.4% error on average and 21% at worst. We also confirmed that our evaluation framework can estimate 360 times faster than the brute force full system simulation.
研究論文（国際会議プロシーディングス）, 英語

McRouter: Multicast within a Router for High Performance Network-on-Chips
Yuan He; Hiroshi Sasaki; Shinobu Miwa; Hiroshi Nakamura
2013 22ND INTERNATIONAL CONFERENCE ON PARALLEL ARCHITECTURES AND COMPILATION TECHNIQUES (PACT), IEEE, 掲載ページ 319-329, 出版日 2013年, 査読付, The inevitable advent of the multi-core era has driven an increasing demand for low latency on-chip interconnection networks (or NoCs). Being a critical part of the memory hierarchy for modern chip multi-processors (CMPs), these networks face stringent design constraints to provide fast communication with tight power budget. Modern NoC's first-order concern is clearly its latency, while we also find that internal bandwidth of its routers is relatively plentiful; thus, we present a low latency router design utilizing a technique we call "multicast within a router" or McRouter, which allows productive utilization of remaining bandwidth inside a NoC router. McRouter allows a single cycle transfer of flits which shortens the communication latency when there is enough remaining bandwidth within the router. The key idea is to transmit a header flit to all possible output ports (multicast) so that it is always transmitted to the correct output port without relying on route computation. In addition, we find it is affordable with marginal power overhead while still being a stand-alone design by maintaining portability and modularity (unlike look-ahead routing based designs). Our evaluation with application traffic shows that McRouter helps achieving system speed-ups of 1.28, 1.17 and 1.05 over the conventional router (CR), the VSA router (VSAR) and the prediction router (PR), respectively.
研究論文（国際会議プロシーディングス）, 英語

D-MRAM Cache: Enhancing Energy Efficiency with 3T-1MTJ DRAM / MRAM Hybrid Memory
Hiroki Noguchi; Kumiko Nomura; Keiko Abe; Shinobu Fujita; Eishi Arima; Kyundong Kim; Takashi Nakada; Shinobu Miwa; Hiroshi Nakamura
DESIGN, AUTOMATION & TEST IN EUROPE, ASSOC COMPUTING MACHINERY, 掲載ページ 1813-1818, 出版日 2013年, 査読付, This paper describes a proposal of non-volatile cache architecture utilizing novel DRAM / MRAM cell-level hybrid structured memory (D-MRAM) that enables effective power reduction for high performance mobile SoCs without area overhead. Here, the key point to reduce active power is intermittent refresh process for the DRAM-mode. D-MRAM has advantage to reduce static power consumptions compared to the conventional SRAM, because there are no static leakage paths in the D-MRAM cell and it is not needed to supply voltage to its cells when used as the MRAM-mode. Besides, with advanced perpendicular magnetic tunnel junctions (p-MTJ), which decreases the write energy and latency without shortening its retention time, D-MRAM is capable of power reduction by replacing the traditional SRAM caches. Considering the 65-nm CMOS technology, the access latencies of 1MB memory macro are 2.2 ns / 1.5 ns for read / write in DRAM mode, and 2.2 ns / 4.5 ns in MRAM mode, while those of SRAM are 1.17 ns. The SPEC CPU2006 benchmarks have revealed that the energy per instruction (EPI) of the total cache memory can be dramatically reduced by 71 % on average, and the instruction per cycle (IPC) performance of the D-MRAM cache architecture degraded only by approximately 4 % on average in spite of its latency overhead.
研究論文（国際会議プロシーディングス）, 英語

Predict-more router: A low latency NoC router with more route predictions
Yuan He; Hiroshi Sasaki; Shinobu Miwa; Hiroshi Nakamura
Proceedings - IEEE 27th International Parallel and Distributed Processing Symposium Workshops and PhD Forum, IPDPSW 2013, IEEE Computer Society, 掲載ページ 842-850, 出版日 2013年, 査読付, Network-on-Chip (NoC) is a critical part of the memory hierarchy of emerging multicores. Lowering its communication latency while preserving its bandwidth is key to achieving high system performance. By now, one of the most effective methods helps achieving this goal is prediction router (PR). PR works by predicting the route an incoming packet may be transferred to and it speculatively allocates resources (virtual channels and the switch crossbar) to the packet and traverses the packet's flits using this predicted route in a single cycle without waiting for route computation
however, if prediction misses, the packet will then be processed in the conventional pipeline (in our work, four cycles) and the speculatively allocated router resources will be wasted. Obviously, prediction accuracy contributes to the amount of successful predictions, latency reduction and bandwidth consumption. We find that predictions hit around 65% for most applications even under the best algorithm so in such cases PR can at most accelerate about 65% of the packets while the left 35% will consume extra router resources and bandwidth. In order to increase the prediction accuracy, we propose a technique, which makes use of multiple prediction algorithms at the same time for one incoming packet. Such a prediction is more accurate. With this proposal, we design and implement predict-more router (PmR). While effectively increasing the prediction accuracy, PmR also helps utilizing remaining bandwidth within the router more productively. When both PmR and PR are evaluated under their best algorithm(s), we find that PmR is over 15% higher in prediction accuracy than PR, which helps PmR outperform PR by 3.5% on average in speeding-up the system. We also find that although PmR creates more contentions in prediction, these contentions can be well resolved and are kept within the router so both router internal bandwidth and link bandwidth are not exacerbated with it. © 2013 IEEE.
研究論文（国際会議プロシーディングス）, 英語

Evaluation of a New Power-Gating Scheme Utilizing Data Retentiveness on Caches
Kyundong Kim; Seidai Takeda; Shinobu Miwa; Hiroshi Nakamura
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG, E95A巻, 12号, 掲載ページ 2301-2308, 出版日 2012年12月, 査読付, Caches are one of the most leakage consuming components in modern processor because of massive amount of transistors. To reduce leakage power of caches, several techniques using power-gating (PG) were proposed. Despite of its high leakage saving, a side effect of PG for caches is the loss of data during a sleep. If useful data is lost in sleep mode, it should be fetched again from a lower level memory. This consumes a considerable amount of energy, which very unfortunately mitigates the leakage saving. This paper proposes a new PG scheme considering data retentiveness of SRAM. After entering the sleep mode, data of an SRAM cell is not lost immediately and is usable by checking the validity of the data. Therefore, we utilize data retentiveness of SRAM to avoid energy overhead for data recovery, which results in further chance of leakage saving. To check availability, we introduce a simple hardware whose overhead is ignorable. Our experimental result shows that utilizing data retentiveness saves up to 32.42% of more leakage than conventional PG.
研究論文（学術雑誌）, 英語

Communication Library to Overlap Computation and Communication for OpenCL Application.
Toshiya Komoda; Shinobu Miwa; Hiroshi Nakamura
26th IEEE International Parallel and Distributed Processing Symposium Workshops & PhD Forum, IPDPS 2012, Shanghai, China, May 21-25, 2012, IEEE Computer Society, 掲載ページ 567-573, 出版日 2012年, 査読付

Stepwise sleep depth control for run-time leakage power saving
Seidai Takeda; Shinobu Miwa; Kimiyoshi Usami; Hiroshi Nakamura
Proceedings of the ACM Great Lakes Symposium on VLSI, GLSVLSI, 掲載ページ 233-238, 出版日 2012年, 査読付, Recently, run-time sleep control scheme using multiple sleep modes have been studied. In those studies, each sleep mode has its own sleep depth. Deeper sleep mode provides higher leakage saving but incurs larger overhead energy.Use of multiple modes is helpful for further leakage saving if an appropriate mode is selected, but the best mode depends on the idle period whose length cannot be told in advance.Although the implementations how to realize different sleep depths have been well studied, few attention has been paid to the method of how to select the best sleep depth dynamically during execution. This paper proposes a simple but novel sleep control scheme, called stepwise sleep depth control, which aims to select the best depth among provided multiple sleep depths.Our scheme automatically applies deeper depth in a step-by-step manner after an idle state starts. It successfully reduces leakage energy while only a small modification is required for circuit implementation. This paper also proposes a methodology for optimizing control parameters of our sleep control scheme according to program behavior and temperature. Experimental result shows that stepwise sleep depth control applied to body biasing circuit improves net leakage saving of up to 43% for FPAlu at 1.0GHz, 75°C compared to conventional reverse body biasing. Copyright 2012 ACM.
研究論文（国際会議プロシーディングス）, 英語

Efficient Leakage Power Saving by Sleep Depth Controlling for Multi-mode Power Gating
Seidai Takeda; Shinobu Miwa; Kimiyoshi Usami; Hiroshi Nakamura
2012 13TH INTERNATIONAL SYMPOSIUM ON QUALITY ELECTRONIC DESIGN (ISQED), IEEE, 掲載ページ 625-632, 出版日 2012年, 査読付, Power Gating (PG) and Body Biasing (BB) are effective schemes to save leakage power in standby-time. However, in run-time, their large overhead energy and latency for sleep control prevent the circuit from saving power in short idle times. To reduce those overheads, advanced PG and BB using shallow sleep mode are studied. Those circuits achieve leakage saving even in short idle time. The depth of sleep mode has trade-offs between the overheads and the amount of saved leakage power; hence, making decision of depth of a shallow sleep is an important issue to maximize total leakage saving. However, the depth which achieves best leakage saving depends heavily on run-time factors, such as application behavior and temperature. Thus, the conventional circuit has multiple shallow sleep modes and chooses an adequate mode in run-time. However, it causes large overhead power because of additional voltage generators for shallow sleep modes. In this paper, we propose a sleep control scheme named Opt-static for run-time leakage saving. Our scheme uses only one shallow sleep mode, but its depth is reconfigurable. It successfully achieves leakage saving by adopting its depth with run-time factors. In addition, our scheme needs only one active voltage generator; hence overhead power associated with voltage generators is smaller than the conventional circuit which has multiple shallow sleep modes. Experimental results show that our schemes applied to Multi-mode PG achieves higher leakage saving than the conventional Multi-mode PG which has two shallow sleep modes, although it does not take into account for overhead power of voltage generators.
研究論文（国際会議プロシーディングス）, 英語

A novel power-gating scheme utilizing data retentiveness on caches
Kyundong Kim; Seidai Takeda; Shinobu Miwa; Hiroshi Nakamura
Proceedings of the ACM Great Lakes Symposium on VLSI, GLSVLSI, 掲載ページ 91-94, 出版日 2012年, 査読付, Caches are one of the most leakage consuming components in modern processor because of massive amount of transistors. To re- duce leakage power of caches, several techniques using power- gating(PG) were proposed. Despite of its high leakage saving, a side effect of PG for caches is the loss of data during a sleep. If useful data is lost in sleep mode, it should be fetched again from a lower level memory. This consumes a considerable amount of energy, which very unfortunately mitigates the leakage saving. This paper proposes a new PG scheme considering data retentiveness of SRAM. After entering the sleep mode, data of an SRAM cell is not lost immediately and is usable by checking the validity of the data. Therefore, we utilize data retentiveness of SRAM to avoid energy overhead for data recovery, which results in further chance of leak- age saving. To check availability, we introduce a simple hardware whose overhead is ignorable. We also examined leakage saving potential of our approach. For both L1 data and instruction caches, our scheme results in more than 2 times of smaller leakage energy compared to conventional PG scheme. Copyright 2012 ACM.
研究論文（国際会議プロシーディングス）, 英語

Evaluation of GPU-Based Empirical Mode Decomposition for Off-Line Analysis
Pulung Waskito; Shinobu Miwa; Yasue Mitsukura; Hironori Nakajo
IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG, E94D巻, 12号, 掲載ページ 2328-2337, 出版日 2011年12月, 査読付, In off-line analysis, the demand for high precision signal processing has introduced a new method called Empirical Mode Decomposition (EMD), which is used for analyzing a complex set of data. Unfortunately, EMD is highly compute-intensive. In this paper, we show parallel implementation of Empirical Mode Decomposition on a GPU. We propose the use of "partial+total" switching method to increase performance while keeping the precision. We also focused on reducing the computation complexity in the above method from O(N) on a single CPU to O(N/P log (N)) on a GPU. Evaluation results show our single CPU implementation using Tesla C2050 (Fermi architecture) achieves a 29.9x speedup partially, and a 11.8x speedup totally when compared to a single Intel dual core CPU.
研究論文（学術雑誌）, 英語

A Fine-Grained Runtime Power/Performance Optimization Method for Processors with Adaptive Pipeline Depth
Jun Yao; Shinobu Miwa; Hajime Shimada; Shinji Tomita
JOURNAL OF COMPUTER SCIENCE AND TECHNOLOGY, SCIENCE PRESS, 26巻, 2号, 掲載ページ 292-301, 出版日 2011年03月, 査読付, Recently, a method known as pipeline stage unification (PSU) has been proposed to alleviate the increasing energy consumption problem in modern microprocessors. PSU achieves a high energy efficiency by employing a changeable pipeline depth and its working scheme is eligible for a fine control method. In this paper, we propose a dynamic method to study fine-grained program interval behaviors based on some easy-to-get runtime processor metrics. Using this method to determine the proper PSU configurations during the program execution, we are able to achieve an averaged 13.5% energy-delay-product (EDP) reduction for SPEC CPU2000 integer benchmarks, compared to the baseline processor. This value is only 0.14% larger than the theoretically idealized controlling. Our hardware synthesis result indicates that the proposed method can largely decrease the hardware overhead in both area and delay costs, as compared to a previous program study method which is based on working set signatures.
研究論文（学術雑誌）, 英語

Android端末におけるハードウェアによるJavaの高速化手法の提案
太田淳; 三輪忍; 中條拓伯
情報処理学会論文誌コンピューティングシステム, 情報処理学会, 42巻, 3号, 掲載ページ 115-132, 出版日 2011年, 査読付
研究論文（学術雑誌）, 日本語

Dalvik アクセラレータ：Android 端末における Java アプリケーションの高速実行機構
太田淳; 三輪忍; 中條拓伯
組込みシステムシンポジウム (ESS2010), 2010巻, 10号, 掲載ページ 13-22, 出版日 2010年10月, 査読付
日本語

Accelerating Hilbert-Huang Transform using GPU
Pulung Waskito; Shinobu Miwa; Yasue Mitsukura; Hironori Nakajo
情報処理学会ハイパフォーマンスコンピューテング研究会報告, 2010-HPC-126巻, No.3号, 掲載ページ 1-8, 出版日 2010年08月
研究論文（学術雑誌）, 英語

選択的キャッシュ・アロケーション：マルチスレッド環境におけるキャッシュ利用効率の向上手法
堀部 悠平; 三輪 忍; 塩谷 亮太; 五島 正裕; 中條 拓伯
情報処理学会計算機アーキテクチャ研究会報告, 2010-ARC-190巻, No.1号, 掲載ページ 1-8, 出版日 2010年08月
研究論文（大学，研究機関等紀要）, 日本語

Hilbert-Huang変換の並列化およびGPUによる高速化
Pulung Waskito; 三輪忍; 満倉靖恵; 中條拓伯
先進的計算基盤システムシンポジウム (SACSIS2010) ポスター・セッション, Vol.2010巻, No.5号, 掲載ページ 139-140, 出版日 2010年05月, 査読付
日本語

選択的キャッシュ・ライン・アロケーションによるキャッシュの容量効率向上
堀部悠平; 三輪忍; 塩谷亮太; 五島正裕; 中條拓伯
先進的計算基盤システムシンポジウム(SACSIS2010) ポスター・セッション, Vol.2010巻, No.5号, 掲載ページ 121-122, 出版日 2010年05月, 査読付
研究論文（学術雑誌）, 日本語

DalvikアクセラレータのためのMIPSシミュレータを用いた評価環境
太田淳; 茂手木貴彦; 三輪忍; 中條拓伯
先進的計算基盤システムシンポジウム (SACSIS2010) ポスター・セッション, Vol.2010巻, No.5号, 掲載ページ 113-114, 出版日 2010年05月, 査読付
日本語

小容量 CAM を用いたレジスタ・マップ表の回路面積削減
三輪忍; 張鵬; 横山弘基; 堀部悠平; 中條拓伯
先進的計算基盤システムシンポジウム (SACSIS2010)論文集, Vol.2010巻, No.5号, 掲載ページ 329-338, 出版日 2010年05月, 査読付
日本語

キャッシュを用いたレジスタ・マップ表の回路面積削減
三輪忍; 張鵬; 横山弘基; 堀部悠平; 中條拓伯
情報処理学会論文誌コンピューティングシステム, 情報処理学会, 3巻, 3号, 掲載ページ 44-55, 出版日 2010年, 査読付, SMTの普及により，近年，レジスタ・マップ表は肥大化する傾向にある．マップ表は，通常，マルチポートRAMで構成される．同じくマルチポートRAMであるレジスタ・ファイルに対しては，小容量のキャッシュを用いて回路面積を削減する手法が提案されているが，この手法をマップ表に適用した例はまだない．また，この手法は，マルチポートRAMの回路面積を削減する一般的な手法，たとえばマルチバンク化などとの比較がまったく行われていなかった．そこで今回，小容量のキャッシュを用いる手法をマップ表に適用し，マルチバンク化した場合との比較を行った．本稿ではその結果を報告する．Area of register map tables is growing up in recent processors following the spread of SMT technologies. Register map tables are usually implemented with multi-port RAMs as well as register files. In order to reduce area of register files, a technique which uses a small cache has been proposed, but it has never been applied to register map tables. Moreover, the technique has never been compared with other techniques which aim to reduce area of multi-port RAM. This paper shows the result when both techniques are applied to register map tables.
研究論文（学術雑誌）, 日本語

An Effective Replacement Policy Focusing on Lifetime of a Cache Line
H. Yokoyama; Y. Horibe; P. Zhang; S. Miwa; H. Nakajo
International Conference on Computer Design, 掲載ページ 146-152, 出版日 2010年, 査読付
研究論文（国際会議プロシーディングス）, 英語

Parallelizing Hilbert-Huang transform on a GPU
Pulung Waskito; Shinobu Miwa; Yasue Mitsukura; Hironori Nakajo
Proceedings - 2010 1st International Conference on Networking and Computing, ICNC 2010, 掲載ページ 184-190, 出版日 2010年, 査読付, In this paper, we show parallel implementation of Hilbert-Huang Transform on GPU. This implementation focused on the reducing the computation complexity from O(N) on a single CPU to O(N/P log (N)) on GPU, as well as the use of 'shared-global' switching method to increase performance. Evaluation results show our single GPU implementation using Tesla C1060 achieves 29.0x speedup in best case, and a total of 7.1x speedup for all results when compared to a single Intel dual core CPU. © 2010 IEEE.
研究論文（国際会議プロシーディングス）, 英語

Extraction of horns in a noisy environment by EMD
M. Nakanishi; Y. Mitsukura; T. Tanaka; S. Miwa; H. Nakajo
International Workshop on Nonlinear Circuits and Signal Processing, IIC-10巻, 71.73-78号, 掲載ページ 333-336, 出版日 2010年, 査読付
英語

SMTプロセッサにおけるL1/L2キャッシュアクセス動的切替方式
小笠原嘉泰; 三輪忍; 中條拓伯
情報処理学会論文誌コンピューティングシステム, 情報処理学会, 2巻, 3号, 掲載ページ 12-25, 出版日 2009年, 査読付, SMTプロセッサは，複数のスレッドで演算器やキャッシュメモリを共有し，性能向上を目指している．ところが，キャッシュメモリの共有が原因で，キャッシュラインにおけるスレッド間競合が発生し，性能が低下するという問題がある．そこで本論文では，キャッシュアクセスとしてL2-ダイレクトアクセスを可能にし，それを適切な条件で適用することでL1-キャッシュメモリを使用するスレッド数を調節し，スレッド間競合を抑える．L1/L2キャッシュアクセスの動的切替え方式として，ヒット率を切替えパラメータとする方式とセットごとにキャッシュアクセスを切り替える方式を提案し，設計した．評価の結果，提案方式は通常のキャッシュアクセスと比較し，最大1.106倍，平均1.022倍の性能向上をもたらした．また，各提案方式を実装した結果，どちらの方式も，プロセッサとキャッシュメモリを含んだチップ全体で3%未満とわずかなハードウェア増加量で実現できることを示した．An SMT processor aims to gain higher performance by sharing resources such as ALUs and cache memory among several threads. However, sharing cache memory causes thread conflict miss which degrades its performance. This paper proposes two dynamic switching strategies of accessing L1/L2 cache in order to improve performance. One uses the number of cache miss as switching, and the other switches accessing algorithm in each set. Dynamic switching strategies adjust number of thread in L1 Cache memory in order to reduce thread conflict miss. As a result, dynamic switching strategies show 1.022 times as high performance in average and 1.106 times in max as a conventional cache access. Furthermore, both dynamic switching strategies can be implemented with small additional hardware cost in less than 3%.
研究論文（学術雑誌）, 日本語

An Instruction Scheduler for Dynamic ALU Cascading Adoption
J. Yao; K. Ogata; H. Shimada; S. Miwa; H. Nakashima; S. Tomita
情報処理学会論文誌コンピューティングシステム, 情報処理学会, 2巻, 2号, 掲載ページ 30-47, 出版日 2009年, 査読付, To reduce the processor energy consumption under low workload and low clock frequency executions, a possible solution is to use ALU cascading while keeping the supply voltage unchanged. This cascading scheme uses a single cycle to execute multiple ALU instructions which have a data dependence relationship between them and thus saves clock cycles for the whole execution. Since the processor energy consumption is the product result of both power and execution time, ALU cascading is expected to help energy optimization for microprocessors operating under low frequency status. To implement ALU cascading in a current superscalar processor, a specific instruction scheduler is required to wakeup a pair of cascadable instructions simultaneously despite there being a data dependence relationship between them. Furthermore, ALU cascading is only applied under low clock frequency execution mode so that the instruction scheduler must support standard scheduling for the normal clock frequency execution. In this paper, we propose an instruction scheduling method that enables the additional wakeup features for the utilization of ALU cascading without large hardware extensions. With this scheduler, the average IPC improvement becomes 3.7% in SPECint2000 and 6.4% in Mediabench, as compared to the baseline execution. The delay of additional hardware required for the ALU cascading purpose is also evaluated to study the complexity of ALU cascading.
研究論文（学術雑誌）, 日本語

Dynamic Switching Techniques of Accessing L1/L2 Cache on an SMT Processor
Y. Ogasawara; P. Waskito; S. Miwa; H. Nakajo
International Conference on Computer Design, 掲載ページ 171-177, 出版日 2009年, 査読付
研究論文（国際会議プロシーディングス）, 英語

Improving Effectiveness of Pipeline Stage Unification via ALU Cascading
J. Yao; H. Shimada; K. Ogata; S. Miwa; S. Tomita
12th IEEE Symposium on Low-Power and High-Speed Chips, 掲載ページ 423-436, 出版日 2009年, 査読付
研究論文（国際会議プロシーディングス）, 英語

分岐予測精度改善のための決定的な分岐フィルタ機構
三輪 忍; 中條拓伯
情報処理学会計算機アーキテクチャ研究会報告(SWoPP 2008), 2008-ARC巻, 179号, 掲載ページ 61-66, 出版日 2008年08月
日本語

A dynamic control mechanism for pipeline stage unification by identifying program phases
Jun Yao; Shinobu Miwa; Ilajime Shimada; Shinji Tomita
IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG, E91D巻, 4号, 掲載ページ 1010-1022, 出版日 2008年04月, 査読付, Recently, a method called pipeline stage unification (PSU) has been proposed to reduce energy consumption for mobile processors via inactivating and bypassing some of the pipeline registers and thus adopt shallow pipelines. It is designed to be an energy efficient method especially for the processors under future process technologies. In this paper, we present a mechanism for the PSU controller which can dynamically predict a suitable configuration based on the program phase detection. Our results show that the designed predictor can achieve a PSU degree prediction accuracy of 84.0%. averaged from the SPEC CPU2000 integer benchmarks. With this dynamic control mechanism, we can obtain 11.4% Energy-Delay-Product (EDP) reduction in the processor that adopts a PSU pipeline, compared to the baseline processor, even after the application of complex clock gating.
研究論文（学術雑誌）, 英語

Low-Complexity Bypass Network Using Small RAM
Shinobu Miwa; Hironori Ichibayashi; Hidetsugu Irie; Masahiro Goshima; Hironori Nakajo; Shinji Tomita
International Conference on Computer Design, 48巻, SIG13(ACS19)号, 掲載ページ 153-159, 出版日 2008年, 査読付
英語

Three quads: An interconnection network for interactive simulations
Tomoyuki Yoshimura; Keita Saito; Hajime Shimada; Shinobu Miwa; Yasuhiko Nakashima; Shin-ichiro Mori; Shinji Tomita
SYSTEMS MODELING AND SIMULATION: THEORY AND APPLICATIONS, ASIA SIMULATION CONFERENCE 2006, SPRINGER-VERLAG TOKYO, 掲載ページ 362-+, 出版日 2007年, 査読付, In this paper, we have proposed an interconnection network for Medium Scale Commodity Cluster. This network has originally designed for the Visualization Subsystem of the Sensable Simulation System (Scube) which the authors have been developing. Scube is a 64-nodes PC-based cluster system in which a commodity GPU as the visualization accelerator is configured with each node. There is no dedicated special purpose networks for the numerical simulation and visualization, however, the high cost-performance inter-connection network which we call Three Quads is originally designed for Scube. All the hardware components for this network is essentially the small-scale and commodity hardware designed for Giga-bit Ethernet. The network configuration and its characteristics are discussed in this paper.
研究論文（国際会議プロシーディングス）, 英語

小容量RAMを用いたオペランド・バイパスの複雑さの軽減手法
三輪忍; 一林宏憲; 入江英嗣; 五島正裕; 富田眞治
情報処理学会論文誌コンピューティングシステム, 情報処理学会, 48巻, SIG13号, 掲載ページ 58-69, 出版日 2007年, 査読付, 配線遅延の相対的な増大にともない、近年、長い配線を持つレジスタ・ファイルやオペランド・バイパスといったユニットがクリティカルになってきている。クリティカルなユニットをクリティカルでなくするためには、ユニットをパイプライン化することが有効である。ところが、レジスタ・ファイルのパイプライン化はオペランド・バイパスを複雑化する。オペランド・バイパスはそれ自体がすでにクリティカルであり、それをこれ以上複雑にするのは受け入れがたい。この問題に対し、レジスタ・キャッシュが提案されている。レジスタ・キャッシュは、レジスタ・ファイルの一部を保持する、1 サイクルでアクセス可能な小型のバッファである。レジスタ・キャッシュを持つプロセッサは、それにヒットすれば、1 サイクルでレジスタにアクセスできる。そのため、そのようなプロセッサのオペランド・バイパスは、1 サイクルのレジスタ・ファイルを持つプロセッサのそれと同等で済む。しかし、レジスタ・キャッシュはミス・ペナルティが大きく、それを採用したプロセッサの性能は悪化してしまう。そこで我々は、レジスタ・キャッシュとほぼ同じ回路構成ながらミス・ペナルティをなくした、バイパス・バッファを提案する。本稿では、提案手法と理想化されたレジスタ・キャッシュとを比較し、提案手法を採用したプロセッサの方が高性能であることを示す。For the wire delay problem, the units with the long wires become critical such as register files and a bypass network. To prevent the units to be critical, the pipelining is an effective technique. However, the pipelining of register files complicates a bypass network. It is unacceptable that a bypass network is complicated because it is already critical. A register cache is proposed to resolve this problem. The register cache is a small buffer to cache register files. It is accessible in 1 cycle. If the instruction hits the register cache, the processor with the register cache behaves same as the processor with the non-pipelined register files. Therefore, the bypass network of the former processor is same as that of the latter processor. However, the processor with the register cache doesn't outperform because of the much register cache miss penalty. Then, we propose a bypass buffer. There is no miss penalty on the processor with it because it is not a cache. In this paper, we show that the processor with the bypass buffer achieves high performance rather than the processor with the ideal register cache.
研究論文（学術雑誌）, 日本語

Optimal Pipeline Depth with Pipeline Stage Unification Adoption
J. Yao; S. Miwa; H. Shimada; S. Tomita
ACM SIGARCH Computer Architecture News, ACM, 35巻, 5号, 掲載ページ 3-6, 出版日 2007年, 査読付
研究論文（学術雑誌）, 英語

パス情報を用いた分岐フィルタ機構
三輪忍; 福山智久; 嶋田創; 五島正裕; 中島康彦; 森眞一郎; 富田眞治
情報処理学会論文誌コンピューティングシステム, 情報処理学会, 47巻, SIG12号, 掲載ページ 108-118, 出版日 2006年, 査読付
日本語

An FPGA-based Visualization Accelerator : VisA Pro
Symposium on VLSI (GLSVLSI; oster presentation; Ma; S. Mori; D. Okamura; H. Shimada; S. Miwa; Y. Nakashima; S. Tomita
International Symposium on Advanced Reconfigurable Systems, poster巻, 出版日 2005年, 査読付
研究論文（国際会議プロシーディングス）, 英語

記憶構造観測のための神経網シミュレーション
津邑公暁; 三輪忍; 五島正裕; 富田眞治
計測自動制御学会システム工学部会研究会「人工生命の新しい潮流」 計測自動制御学会, 掲載ページ 111-114, 出版日 2000年02月, 査読付
研究論文（その他学術会議資料等）, 日本語

GPT-4oのMPI並列コード生成能力の分析
田中 凛; 八巻 隼人; 三輪 忍; 本多 弘樹
出版日 2025年03月, 情報処理学会研究報告 2025-HPC-198, 53号, 掲載ページ 1-7

NUMA構成とGramineバージョンがIntel SGXの性能に与える影響の評価
佐野 拳紳; 下島 航太; 八巻 隼人; 本多 弘樹; 三輪 忍
ラスト(シニア)オーサー, 出版日 2025年03月, 情報処理学会研究報告 2025-HPC-198, 51号, 掲載ページ 1-8

Intel SGXを用いた並列計算環境のための暗号化MPI通信ライブラリ
下島 航太; 八巻 隼人; 本多 弘樹; 松尾 真一郎; 三輪 忍
ラスト(シニア)オーサー, 出版日 2025年03月, 情報処理学会研究報告 2025-HPC-198, 48号, 掲載ページ 1-8

GPUにおける神経回路シミュレータの高速化
鈴木 嘉竜; 八巻 隼人; 本多 弘樹; 三輪 忍
ラスト(シニア)オーサー, 出版日 2025年03月, 情報処理学会研究報告 2025-HPC-198, 43号, 掲載ページ 1-7

CNFET製4T SRAMの安定性の評価
苗田 友之助; 八巻 隼人; 本多 弘樹; 三輪 忍
ラスト(シニア)オーサー, 出版日 2025年03月, 情報処理学会研究報告 2024-SLDM-208, 45号, 掲載ページ 1-8

大局的および局所的な経路制御を併用したマルチパス負荷分散手法
佐藤 翔; 三輪 忍; 本多 弘樹; 八巻 隼人
出版日 2025年03月, 情報処理学会研究報告 2024-ARC-260, 42号, 掲載ページ 1-6

ルーティングテーブル検索におけるマルチプレフィクス長キャッシュの構成
都地 佑月; 五島 正裕; 三輪 忍; 本多 弘樹; 八巻 隼人
出版日 2025年03月, 情報処理学会研究報告 2024-ARC-260, 39号, 掲載ページ 1-8

並列計算システムにおける情報漏洩を防止するTEEの利用方法の研究
下島 航太; 八巻 隼人; 本多 弘樹; 松尾 真一郎; 三輪 忍
ラスト(シニア)オーサー, 出版日 2024年09月, コンピュータセキュリティシンポジウム2024（ポスター）

Linux上に実装した通信遅延計測手法の精度評価
山口 圭亮; 八巻 隼人; 三輪 忍; 本多 弘樹
出版日 2024年06月, 情報処理学会研究報告 2024-ARC-257, 21号, 掲載ページ 1-6

Open vSwitchにおけるフローテーブルミスバッファの提案
丸山 颯斗; 八巻 隼人; 三輪 忍; 本多 弘樹
出版日 2024年06月, 情報処理学会研究報告 2024-ARC-257, 9号, 掲載ページ 1-7

LSTMによるジョブの実行時間予測および予測実行時間と要求実行時間を併用するジョブスケジューリング
久保優也; 吉田幸平; 三輪忍; 八巻隼人; 本多弘樹
出版日 2024年03月, 情報処理学会研究報告, 2023巻, HPC-193号

TCAMを用いずにルータの最長一致検索に対応するキャッシュ-メモリ・システム
長田大樹; 八巻隼人; 三輪忍; 本多弘樹; 五島正裕
出版日 2023年08月, 情報処理学会研究報告(Web), 2023巻, ARC-252号, 202302240000482906

高帯域幅メモリを有するプロセッサにおけるデータプリフェッチャの性能分析
トウ リン; 三輪忍; 塩谷亮太; 八巻隼人; 本多弘樹
出版日 2023年08月, 情報処理学会研究報告(Web), 2023巻, ARC-254号, 202302264598073999

IP網におけるIn-networkコンテンツキャッシュ
大河原幸哉; 八巻隼人; 三輪忍; 本多弘樹
出版日 2023年07月, 情報処理学会研究報告(Web), 2023巻, IOT-62号, 202302266587998625

マルチパスルーティングにおけるINTを応用した帯域要求量ベースの動的トラフィック分散
佐藤翔; 荒巻慎太朗; 八巻隼人; 三輪忍; 本多弘樹
出版日 2023年07月, 情報処理学会研究報告(Web), 2023巻, IOT-62号, 202302267351118270

検査対象の種類ごとに特化したSnortを複数用いたソフトウェア侵入検知システムの並列化
小倉快将; 八巻隼人; 本多弘樹; 三輪忍
出版日 2023年06月, 情報処理学会研究報告(Web), 2023巻, ARC-253号, 202302225450390001

処理性能の異なる機器を複数台用いた並列NIDSに対するロードバランサ
八巻隼人; 三輪忍; 本多弘樹
出版日 2023年06月, 電子情報通信学会技術研究報告(Web), 123巻, 62(CPSY2023 1-7)号, 2432-6380, 202302236336502031

実HPCアプリケーションを用いたマルチGPUにおける電力ばらつきの評価
郡司賢; 吉田幸平; 三輪忍; 八巻隼人; 本多弘樹
出版日 2023年03月, 情報処理学会研究報告(Web), 2023巻, HPC-188号, 202302264623200051

A64FXプロセッサにおける電力・性能ばらつきの評価・分析
草場智也; 吉田幸平; 三輪忍; 八巻隼人; 本多弘樹
出版日 2023年03月, 情報処理学会研究報告(Web), 2023巻, HPC-188号, 202302265328292538

並列アプリケーションのキャッシュミス数予測の評価
長谷川健人; 有馬海人; 三輪忍; 八巻隼人; 本多弘樹
出版日 2023年03月, 情報処理学会研究報告(Web), 2023巻, HPC-188号, 202302277125915058

GPUサーバにおける画像認識を行う深層学習の性能モデリング
松下哲也; 三輪忍; 八巻隼人; 本多弘樹
出版日 2023年03月, 電子情報通信学会技術研究報告(Web), 122巻, 451(CPSY2022 34-55)号, 2432-6380, 202302236656577507

ソフトウェアベース電力サイドチャネル攻撃の対抗策の評価
下島航太; 三輪忍; 八巻隼人; 本多弘樹
出版日 2023年03月, 電子情報通信学会技術研究報告(Web), 122巻, 451(CPSY2022 34-55)号, 2432-6380, 202302236713517810

複数パターン長を有するマルチパターンマッチングにおけるラビン-カープ法のハッシュ関数最適化
鈴木想生; 八巻隼人; 三輪忍; 本多弘樹
出版日 2023年03月, 電子情報通信学会技術研究報告(Web), 122巻, 451(CPSY2022 34-55)号, 2432-6380, 202302287281843795

リンク集約におけるトラフィック負荷分散方式の検討
平野愁也; 八巻隼人; 三輪忍; 本多弘樹
出版日 2023年03月, 情報処理学会研究報告(Web), 2023巻, ARC-252号, 202302266722204411

SRAMの電力/遅延シミュレータCACTIのCNFETへの対応
関川栄一郎; 三輪忍; ヨウ ドウキン; 塩谷亮太; 八巻隼人; 本多弘樹
出版日 2022年07月, 情報処理学会研究報告(Web), 2022巻, ARC-249号, 202202244716289108

CUDAバージョンの違いがカーネルの実行時間と消費電力に与える影響の分析
吉田幸平; 三輪忍; 八巻隼人; 本多弘樹
出版日 2022年, 情報処理学会研究報告(Web), 2022巻, HPC-183号, 202202242346420364

In-band Network Telemetryによるリンク混雑度に応じたマルチパス経路制御
荒巻慎太朗; 田中京介; 八巻隼人; 三輪忍; 本多弘樹
出版日 2022年, 電子情報通信学会技術研究報告(Web), 122巻, 16(NS2022 8-22)号, 2432-6380, 202202251502143401

CPUおよびGPUの電力ばらつきを考慮したジョブスケジューリング手法の提案
小野賢人; 吉田幸平; 三輪忍; 坂本龍一; 八巻隼人; 本多弘樹
出版日 2022年, 情報処理学会研究報告(Web), 2022巻, HPC-185号, 202202239933175791

OpenMP/OpenACCハイブリッド並列化のためのコード変換フレームワークの提案
川崎真之; 大島聡史; 八巻隼人; 三輪忍; 本多弘樹
出版日 2022年, 情報処理学会研究報告(Web), 2022巻, HPC-187号, 202202284613935034

LULESHを対象とした関数コール回数予測
有馬海人; 長谷川健人; 三輪忍; 八巻隼人; 本多弘樹
出版日 2022年, 情報処理学会研究報告(Web), 2022巻, HPC-187号, 202202286265964027

マルウェア解析のための高速かつ安全なVMI機構
森, 瑞穂; 味曽野, 雅史; 八巻, 隼人; 三輪, 忍; 本多, 弘樹; 品川, 高廣
マルウェアの挙動や攻撃手法を解析する手段として，仮想マシン上のプログラムの内部状態を観察するVirtual Machine Introspection (VMI)という手法が用いられている．VMIには、主に外部のハイパーバイザから行うOut-of-the-box方式と仮想マシン内部から行うIn-the-box方式の2つがあるが，両者は解析時の動作速度の高速性と解析システムを保護・隠蔽する安全性の面でトレードオフの関係にある．そこで我々は，高速かつ安全なVMI機構としてFastVMIXを提案する．FastVMIXでは，マルウェアを解析する解析エージェントを仮想マシン内部に挿入することによってハイパーバイザへのコンテキストスイッチを減らしつつ，Intel CPUがサポートするVMFUNCのEPTP SwitchingとHuge Pageを用いた高速な動的メモリ保護変更機構により、マルウェアから解析エージェントのメモリ領域を保護・隠蔽する．また，準パススルー型ハイパーバイザを用いることで、仮想化のオーバーヘッド削減及び隠蔽度の向上を図る．本論文では，BitVisorをベースにFastVMIXを実装した結果を報告する．
As a means of quickly analyzing malware behavior and attack methods, a technique called Virtual Machine Introspection (VMI) is used to observe the internal state of programs on a virtual machine. A typical VMI system mainly takes either an out-of-the-box (i.e., with hypervisor) or in-the-box (i.e., within the virtual machine) approach; however, these two approaches involve a trade-off between the analysis speed and the security of protectiong and hiding the analysis system. In this paper, we propose FastVMIX that realizes fast and secure VMI. FastVMIX reduces the number of context switches to the hypervisor during malware analysis by inserting an analysis agent in the target virtual machine, while protecting and hiding the agent's memory area by switching memory protection with EPTP switching of VMFUNC and huge pages supported by Intel CPUs. In addition, we used a para-pass-through hypervisor to reduce the overhead of virtualization and improve the degree of hiding. This paper reports several experimental results of FastVMIX built on BitVisor., 出版日 2021年11月25日, コンピュータシステム・シンポジウム論文集, 2021巻, 掲載ページ 48-56, 日本語, 170000185943

MPIアプリケーションの関数コール回数予測
有馬海人; 長谷川健人; 三輪忍; 八巻隼人; 本多弘樹
出版日 2021年, 情報処理学会研究報告(Web), 2021巻, HPC-178号, 202102222474724022

MPIアプリケーションのキャッシュプロファイル予測
長谷川健人; 有馬海人; 三輪忍; 八巻隼人; 本多弘樹
出版日 2021年, 情報処理学会研究報告(Web), 2021巻, HPC-178号, 202102245178693852

Routing/ARP/ACL/QoSごとのテーブル分離パケット処理キャッシュ
長田大樹; 田中京介; 八巻隼人; 三輪忍; 本多弘樹; 五島正裕
出版日 2021年, 情報処理学会研究報告(Web), 2021巻, ARC-244号, 202102212200475516

TensorFlowアプリケーション用GPUサーバにおけるNVDIMMの利用可能性の検討
松下哲也; 三輪忍; 八巻隼人; 本多弘樹
出版日 2021年, 情報処理学会研究報告(Web), 2021巻, ARC-244号, 202102288818448896

Mesh TensorFlowを用いたモデル並列学習におけるCPU-GPU間のデータ転送最適化
横手宥則; 三輪忍; 八巻隼人; 本多弘樹
出版日 2021年, 電子情報通信学会技術研究報告(Web), 120巻, 435(CPSY2020 50-69)号, 2432-6380, 202102235623871899

Wisteria/BDEC-01におけるNVIDIA A100 GPUの電力性能ばらつきの評価
提山春日; 吉田幸平; 三輪忍; 八巻隼人; 本多弘樹
出版日 2021年, 情報処理学会研究報告(Web), 2021巻, HPC-182号, 202102219931012939

SDNコントローラにおける優先度付きキューを用いた高優先度パケットの処理高速化
高倉玲央; 八巻隼人; 三輪忍; 本多弘樹
出版日 2021年, 情報処理学会研究報告(Web), 2021巻, ARC-246号, 202102229681366351

深層学習における実行時ファイルステージング
樋口遼太郎; 三輪忍; 八巻隼人; 本多弘樹
出版日 2021年, 情報処理学会研究報告(Web), 2021巻, HPC-182号, 202102244061258213

MPIにおける小規模実行時の通信トレース解析による大規模実行時の通信タイミング予測の評価
岡田悠希; 三輪忍; 八巻隼人; 本多弘樹
出版日 2021年, 情報処理学会研究報告(Web), 2021巻, HPC-182号, 202102265589208738

カーボンナノチューブトランジスタを用いて論理合成したプロセッサの電力/面積/回路遅延評価
佐々木魁; 三輪忍; ヨウ ドウキン; 塩谷亮太; 八巻隼人; 本多弘樹
出版日 2021年, 情報処理学会研究報告(Web), 2021巻, ARC-245号, 202102251997160736

ネットワーク機器における高速なGZIP復号のためのキャッシュ利用効率向上手法
黒川雄亮; 八巻隼人; 三輪忍; 本多弘樹
出版日 2020年, 電子情報通信学会技術研究報告, 119巻, 429(DC2019 98-121)(Web)号, 0913-5685, 202002211528472983

動画トラフィック検査除外手法のSnortにおける実装
祐野雅範; 八巻隼人; 三輪忍; 本多弘樹
出版日 2020年, 電子情報通信学会技術研究報告, 119巻, 429(DC2019 98-121)(Web)号, 0913-5685, 202002260646532043

パケット処理キャッシュにおけるパイプライン化とマルチポート化の評価
田中京介; 八巻隼人; 三輪忍; 本多弘樹
出版日 2019年, 情報処理学会研究報告(Web), 2019巻, ARC-237号, 201902240481337109

多頻度・順不同で到着するシーケンスデータの主キーごとの処理順序制約を満たすリアルタイム並列処理手法
山添高弘; 山添高弘; 三輪忍; 本多弘樹
出版日 2019年, 情報処理学会研究報告(Web), 2019巻, DBS-169号, 201902235140320625

TSUBAME3.0における製造ばらつきを考慮したGPUの電力モデリングの高速化
大八木哲哉; 浅田風太; 三輪忍; 八巻隼人; 本多弘樹
出版日 2019年, 情報処理学会研究報告(Web), 2019巻, HPC-172号, 202002234496157254

テーブル検索回数の削減によるインターネットルータの高スループット化および省電力化
山下壮樹; 八巻隼人; 三輪忍; 本多弘樹
出版日 2019年, 電子情報通信学会技術研究報告, 119巻, 343(IA2019 48-58)(Web)号, 0913-5685, 202002264724684120

OpenFlowを用いた動画フローの非ミラーリングによるNIDS処理負荷の削減
高倉玲央; 八巻隼人; 三輪忍; 本多弘樹
出版日 2019年, 電子情報通信学会技術研究報告, 119巻, 343(IA2019 48-58)(Web)号, 0913-5685, 202002285135458100

ネットワーク機器上における高速なGZIP復号のためのキャッシュ利用効率向上手法の提案
黒川雄亮; 八巻隼人; 三輪忍; 本多弘樹
出版日 2019年, 電子情報通信学会大会講演論文集(CD-ROM), 2019巻, 1349-144X, 201902210265635577

学習済み重みを利用した畳み込みニューラルネットワークの学習法の初期検討
横手宥則; 三輪忍; 井内悠太; 津邑公暁; 八巻隼人; 本多弘樹
出版日 2019年, 電子情報通信学会大会講演論文集(CD-ROM), 2019巻, 1349-144X, 201902220924867022

キャッシュを利用したOpenFlow通信の高速化
祐野雅範; 三輪忍; 八巻隼人; 本多弘樹
出版日 2019年, 電子情報通信学会大会講演論文集(CD-ROM), 2019巻, 1349-144X, 201902227184856037

GPUの電力ばらつきモデリング
浅田風太; 三輪忍; 本多弘樹; 八巻隼人
出版日 2019年, 電子情報通信学会大会講演論文集(CD-ROM), 2019巻, 1349-144X, 201902281110920126

ネットワークベースの攻撃に対応可能な高対話型ハニーポット
森瑞穂; 八巻隼人; 三輪忍; 本多弘樹
出版日 2019年, 電子情報通信学会大会講演論文集(CD-ROM), 2019巻, 1349-144X, 201902217092133421

ON/OFFリンクにおける通信開始遅延を低減するためのプリウェイクアップ手法の検討
松山, 朋樹; 三輪, 忍; 八巻, 隼人; 本多, 弘樹
近年のスーパーコンピュータの消費電力は、供給可能な電力に達しつつあり、システム内の各ハードウェアの消費電力をさらに削減する必要がある。スーパーコンピュータのインターコネクション・ネットワークにおける省電力化技術として、通信していないリンクを低電力モードにすることが可能なON/OFFリンクが注目されている。しかし、低電力モード時に通信要求があった場合まず通常モードにする必要があり、そのモード遷移にかかる時間分、通信の開始が遅延してしまう。そこで、本研究では、低電力モードのリンクを通信要求に先立って通常モードにし(プリウェイクアップ)、データ到着後直ちに通信を開始できるようにする方法を検討する。, 出版日 2018年03月13日, 第80回全国大会講演論文集, 2018巻, 1号, 掲載ページ 123-124, 日本語, 201802252881916162, 170000176601, AN00349328

CNN計算の省メモリ化のためのカーネル・クラスタリング手法の検討—A Study of Kernel Clustering for Reducing Memory Footprint of CNN—コンピュータシステム ; 組込み技術とネットワークに関するワークショップETNET2018
松井 優樹; 三輪 忍; 進藤 智司; 津邑 公暁; 八巻 隼人; 本多 弘樹
電子情報通信学会, 出版日 2018年03月, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117巻, 479号, 掲載ページ 185-190, 日本語, 0913-5685, 40021521631, AA1123312X

NVDIMMを用いたメモリスナップショットの解析システム—A System for Analyzing Memory Snapshot with NVDIMM—ディペンダブルコンピューティング ; 組込み技術とネットワークに関するワークショップETNET2018
三須 雅仁; 三輪 忍; 八巻 隼人; 本多 弘樹
電子情報通信学会, 出版日 2018年03月, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117巻, 480号, 掲載ページ 107-112, 日本語, 0913-5685, 40021521593, AA1123312X

カーネルの類似性に基づく近似計算を行うCNNアクセラレータの検討—コンピュータシステム ; 組込み技術とネットワークに関するワークショップETNET2018
進藤 智司; 松井 優樹; 八巻 隼人; 津邑 公暁; 三輪 忍
電子情報通信学会, 出版日 2018年03月, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117巻, 479号, 掲載ページ 179-184, 日本語, 0913-5685, 201802232250185293, 40021521629, AA1123312X

ゲートウェイにおける攻撃パケットに着目したテーブル検索負荷削減手法の提案—ディペンダブルコンピューティング ; 組込み技術とネットワークに関するワークショップETNET2018
愛甲 達也; 八巻 隼人; 三輪 忍; 本多 弘樹
電子情報通信学会, 出版日 2018年03月, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117巻, 480号, 掲載ページ 89-94, 日本語, 0913-5685, 201802212922943301, 40021521583, AA1123312X

HSPICEを用いたシリコン回路とカーボンナノチューブ回路の比較評価—ディペンダブルコンピューティング ; 組込み技術とネットワークに関するワークショップETNET2018
松尾 駿; 三輪 忍; 八巻 隼人; 本多 弘樹
電子情報通信学会, 出版日 2018年03月, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117巻, 480号, 掲載ページ 119-124, 日本語, 0913-5685, 201802283716598713, 40021522224, AA1123312X

DFS/DCT制御による電力あたり性能の実行時最適化
三吉郁夫; 三輪忍; 井上弘士; 近藤正章
出版日 2018年, 情報処理学会研究報告(Web), 2018巻, HPC-163号, 201802270411095874

NVDIMMを用いたメモリスナップショットの解析システム
三須雅仁; 三輪忍; 八巻隼人; 本多弘樹
出版日 2018年, 電子情報通信学会技術研究報告, 117巻, 480(DC2017 89-106)号, 0913-5685, 201802277611652387

CNN計算の省メモリ化のためのカーネル・クラスタリング手法の検討
松井優樹; 三輪忍; 進藤智司; 津邑公暁; 八巻隼人; 本多弘樹
出版日 2018年, 電子情報通信学会技術研究報告, 117巻, 480(DC2017 89-106)号, 0913-5685, 201802279006502398

プリウェイクアップ手法によるON/OFFリンクの消費エネルギー削減
松山朋樹; 三輪忍; 八巻隼人; 本多弘樹
出版日 2018年, 情報処理学会研究報告(Web), 2018巻, HPC-165号, 201802210749233668

1Tbps実現に向けたルータのメモリ階層の最適化
田中京介; 八巻隼人; 三輪忍; 本多弘樹
出版日 2018年, 情報処理学会研究報告(Web), 2018巻, ARC-233号, 201902221895431753

高電力効率なCNNアクセラレータ実現に向けたカーネルクラスタリングの応用の検討 (コンピュータシステム)
進藤 智司; 松井 優樹; 八巻 隼人; 津邑 公暁; 三輪 忍
電子情報通信学会, 出版日 2017年07月26日, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117巻, 153号, 掲載ページ 65-73, 日本語, 0913-5685, 201702211184429190, 40021284637

高電力効率なCNNアクセラレータ実現に向けたカーネルクラスタリングの応用の検討 (ディペンダブルコンピューティング)
進藤 智司; 松井 優樹; 八巻 隼人; 津邑 公暁; 三輪 忍
電子情報通信学会, 出版日 2017年07月26日, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117巻, 154号, 掲載ページ 41-49, 日本語, 0913-5685, 40021286119

動画トラフィックに着目したNIDSにおける文字列探索処理負荷削減手法の提案
高徳 真晴; 八巻 隼人; 三輪 忍; 本多 弘樹
電子情報通信学会, 出版日 2017年07月, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117巻, 153号, 掲載ページ 177-183, 日本語, 0913-5685, 201702201099810955, 40021286172, AA1123312X

パケット処理キャッシュにおける送信元IPアドレスに着目したミス削減手法に関する初期検討
八巻 隼人; 愛甲 達也; 三輪 忍; 本多 弘樹
電子情報通信学会, 出版日 2017年05月, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 117巻, 44号, 掲載ページ 55-62, 日本語, 0913-5685, 201702227542455634, 40021215515, AA1123312X

マルチコアニューラルネットワークアクセラレータにおけるデータ転送のブロードキャスト化—ディペンダブルコンピューティング ; 組込み技術とネットワークに関するワークショップETNET2017
大場 百香; 三輪 忍; 進藤 智司; 津邑 公暁; 八巻 隼人; 本多 弘樹
電子情報通信学会, 出版日 2017年03月, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 116巻, 511号, 掲載ページ 165-170, 日本語, 0913-5685, 201702248211492751, 40021158854, AA1123312X

ジョブ実行中の計算ノードにおけるDIMM待機電力削減手法の実装と評価
石原雅也; 石原雅也; 三輪忍; 三輪忍; 八巻隼人; 八巻隼人; 本多弘樹; 本多弘樹
出版日 2017年, 情報処理学会研究報告(Web), 2017巻, HPC-158号, 201702274862027744

電力性能推定を目的としたインターコネクト・シミュレータTraceRPの開発
小野貴継; 垣深悠太; 三輪忍; 井上弘士
出版日 2017年, 情報処理学会研究報告(Web), 2017巻, HPC-161号, 201702243126684906

再構成可能なニューラルネットワークアクセラレータの提案と性能分析 (コンピュータシステム)
大場 百香; 三輪 忍; 進藤 智司; 津邑 公暁; 八巻 隼人; 本多 弘樹
電子情報通信学会, 出版日 2016年08月08日, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 116巻, 177号, 掲載ページ 235-242, 日本語, 0913-5685, 201602282821771867, 40020932410

ニューラルネットワークアクセラレータにおけるコア間通信量最小化のためのタスク配置手法 (コンピュータシステム)
進藤 智司; 大場 百香; 津邑 公暁; 三輪 忍
電子情報通信学会, 出版日 2016年08月08日, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 116巻, 177号, 掲載ページ 243-250, 日本語, 0913-5685, 201602248836614037, 40020932412

リンクオフスレッショルドを有するON/OFFリンクの電力見積手法の初期検討
西郷雄斗; 三輪忍; 八巻隼人; 本多弘樹
出版日 2016年, 情報処理学会研究報告(Web), 2016巻, HPC-155号, 201602251172366586

メモリホットプラグを用いたメインメモリの省電力化に関する初期検討
石原雅也; 石原雅也; 三輪忍; 三輪忍; 八巻隼人; 八巻隼人; 本多弘樹; 本多弘樹
出版日 2016年, 情報処理学会研究報告(Web), 2016巻, HPC-155号, 201602256412247012

ヘテロジニアス・プロセッサの設計探索手法の初期検討
澁谷俊憲; 三輪忍; 塩谷亮太; 佐々木広; 八巻隼人; 本多弘樹
出版日 2016年, 電子情報通信学会技術研究報告, 116巻, 177(CPSY2016 10-40)号, 0913-5685, 201602240060831500

TLBミスペナルティ削減のための大容量LLCの利用法に関する初期検討
有間 英志; 三輪 忍; 中田 尚; 中村 宏
近年，不揮発性メモリや 3 次元積層技術等デバイス技術の進歩によって，これまで以上に大容量のメモリをオンチップに実装することが可能となりつつある．また，この様な大容量メモリをラスト・レベル・キャッシュ (LLC) として用いる利用法が提案され，大幅な性能向上が可能であることが示されてきた．しかし，これまでの大容量 LLC に関する先行研究では，TLB ミスペナルティの影響については，十分な考慮がなされてこなかった．LLC の大容量化に伴い，LLC 上に格納されたデータの内，当該ページアドレスが TLB 上に存在しないものの割合は増大する．その様なデータがアクセスされると TLB ミスが発生し，キャッシュもしくはメインメモリ上に存在する当該ページテーブルエントリへのアクセスが発生する．この TLB ミスペナルティの影響を削減することは，今後 LLC の大容量化がさらに進むにつれて極めて重要となる．そこで本研究では，大容量 LLC 上において，ページテーブルエントリを保持するラインの存在割合を最適化し，ページテーブルへのアクセスの殆どを LLC 上でヒットさせることによって，TLB ミスペナルティの削減を目指す．本稿では，これを行うためのキャッシュリプレイスメントアルゴリズムを検討し評価を行った．, 一般社団法人情報処理学会, 出版日 2015年01月22日, 研究報告計算機アーキテクチャ（ARC）, 2015巻, 7号, 掲載ページ 1-6, 日本語, 110009866537, AN10096105

TLBミスペナルティ削減のための大容量LLCの利用法に関する初期検討(集積回路とアーキテクチャの協創「ロボット,ヒューマノイド,AI技術及び一般」)
有間 英志; 三輪 忍; 中田 尚; 中村 宏
近年,不揮発性メモリや3次元積層技術等デバイス技術の進歩によって,これまで以上に大容量のメモリをオンチップに実装することが可能となりつつある.また,この様な大容量メモリをラスト・レベル・キャッシュ(LLC)として用いる利用法が提案され,大幅な性能向上が可能であることが示されてきた.しかし,これまでの大容量LLCに関する先行研究では,TLBミスペナルティの影響については,十分な考慮がなされてこなかった.LLCの大容量化に伴い,LLC上に格納されたデータの内,当該ページアドレスがTLB上に存在しないものの割合は増大する.その様なデータがアクセスされるとTLBミスが発生し,キャッシュもしくはメインメモリ上に存在する当該ページテーブルエントリへのアクセスが発生する.このTLBミスペナルティの影響を削減することは,今後LLCの大容量化がさらに進むにつれて極めて重要となる.そこで本研究では,大容量LLC上において,ページテーブルエントリを保持するラインの存在割合を最適化し,ページテーブルへのアクセスの殆どをLLC上でヒットさせることによって,TLBミスペナルティの削減を目指す.本稿では,これを行うためのキャッシュリプレイスメントアルゴリズムを検討し評価を行った., 一般社団法人電子情報通信学会, 出版日 2015年01月22日, 電子情報通信学会技術研究報告. ICD, 集積回路, 114巻, 436号, 掲載ページ 37-42, 日本語, 0913-5685, 201502261898390010, 110010010030, AN10013276

演算器におけるオペランド値を考慮したパワーゲーティングに関する初期検討
石川雄介; 小柴篤史; 坂本龍一; 和田康孝; 三輪忍; 近藤正章; 並木美太郎; 本多弘樹
出版日 2015年, 電子情報通信学会技術研究報告, 115巻, 243(CPSY2015 45-60)号, 0913-5685, 201502202570022719

SWoPP新潟2015開催報告
山田 浩史; 大川 猛; 勝 康夫; 三輪 忍; 遠藤 敏夫; 多田野 寛人; 高宮 安仁; 窪田 昌史; 鯉渕 道絃; 五島正裕
出版日 2015年, 情報処理, 56巻, 12号, 掲載ページ 1220-1223, 日本語, 記事・総説・解説・論説等（学術雑誌）

アクセスの局所性に着目したSTT-MRAMキャッシュの周辺回路の電源制御手法
有間英志; 野口紘希; 中田尚; 三輪忍; 武田進; 藤田忍; 中村宏
プロセッサの消費するリーク電力は，半導体の微細化が進むにつれて増大してきた．特にキャッシュのリーク電力は，回路面積が大きいために，プロセッサの消費電力の大部分を占めている．この問題に対処するため，STT-MRAM といった不揮発性メモリをキャッシュに適用する試みが近年なされている．しかし，STT-MRAM で構成されたキャッシュでは，メモリセルのリーク電力は無視できる程小さいが，周辺回路のリーク電力が大きくなるという問題があった．そのため，性能低下を抑えつつこれを削減する様な技術が必要となる．そこで本研究では，STT-MRAM キャッシュの周辺回路に対して，細粒度に電源制御を行う技術を提案する．具体的には，サブアレイ単位の電源制御を行い，各サブアレイに対して一定時間アクセスがなければ，そのサブアレイに対する電源供給を遮断する．また，電力削減効果をさらに増大させるため，各サブアレイに対するアクセスの時空間的な局所性を向上させる技術も提案する．評価の結果，最新の STT-MRAM を適用したラスト・レベル・キャッシュにおいて 80%程度のリーク電力の削減が可能であることが分かった．, 一般社団法人情報処理学会, 出版日 2014年07月21日, 研究報告計算機アーキテクチャ（ARC）, 2014巻, 11号, 掲載ページ 1-6, 日本語, 201502259588427288, 110009808091

FPGAを用いたDalvikアクセラレータの実装と評価
老子 裕輝; 吉實 大輔; 太田 淳; 三輪 忍; 中條 拓伯
Android 端末において，Java で記述されたアプリケーションは Dalvik バイトコードと呼ばれる中間コードに変換され，さらに Dalvik 仮想マシンを介して実行される．この VM によるコード実行は性能低下やメモリ使用量の増加といった様々な問題を引き起こすが，この問題に対して我々はハードウェアで直接中間コードを実行する Dalvik アクセラレータを提案してきた．これまで我々はアクセラレータの構造の提案や生成コードに関する予備評価を行った．本研究では新たに，Dalvik アクセラレータを実際に FPGA 上において MIPS プロセッサとともに実装し，評価を行った結果，プログラムの実行時間を大幅に削減できることがわかった．本稿では，その実装の詳細と評価結果について報告する．On an Android device, a Java application is compiled to the intermediate code called as Dalvik bytecode and then run with Dalvik Virtual Machine. Such a execution model causes performance degradation and memory wastage. In order to solve this issue, we have proposed a Dalvik accelerator which directly executes an intermediate code with specialized hardware. Previous studies by our group have shown architecture and preliminary evaluation about generated code. Therefore, in this study, we have implemented the accelerator as well as a pipelined MIPS processor on FPGA to evaluate our proposed mechanism. The result shows that the proposed mechanism significantly improves performance for some programs. Here we report detailed implementation and evaluation results., 一般社団法人情報処理学会, 出版日 2014年05月12日, 研究報告組込みシステム（EMB）, 2014巻, 3号, 掲載ページ 1-8, 日本語, 0919-6072, 201502297254336906, 110009767029, AA12149313

電力制約下における蓄電池を用いたHPCシステムの性能向上
酒井崇至; 薦田登志矢; 三輪忍; 中村宏
HPC システムの大規模化に伴い，電力供給系，冷却系の建設コストの増大，運用コストの増大が深刻になっている．こうしたコストを削減する目的で，電力供給系をオーバープロビジョニングすることで電力供給系の使用効率を高める設計手法が提案されている．このような設計手法を用いるためには，運用時に計算機資源に電力制約を課す電力管理手法が必要となる．しかし，従来の電力管理手法を適用した場合，性能低下が大きく問題があった．そこで本論文では，蓄電池を用いて時間方向に電力を融通し，電力制約下における性能向上を実現するパワーシフティング手法を提案する．提案手法では，停電時のために設置されている UPS （無停電電源装置） 内の蓄電池と周波数制御を併用し，電力を投入しても性能が上がりにくいフェーズから，電力を投入することで性能が大きく上がるフェーズへ電力を融通することで高い性能を達成する．評価の結果，提案手法を用いることで，従来の周波数制御を用いた電力制約制御手法に対して，CPU アプリケーションで平均 4.5%，GPU アプリケーションで平均 17.1%の性能向上が実現できることを示した．, 一般社団法人情報処理学会, 出版日 2014年02月24日, 研究報告ハイパフォーマンスコンピューティング（HPC）, 2014巻, 25号, 掲載ページ 1-6, 日本語, 201502260905452860, 110009675739, AN10463942

ロードバランスを考慮した電力制約下におけるCPUのDVFS制御
會田翔; 三輪忍; 中村宏
現在の大規模計算環境においては，実質的に利用可能な電力の限界が見えてきたことで電力制約が性能向上の妨げとなっている．近年そういった環境下において必要となる性能対電力のトレードオフの調整を行う技術が発達してきた．本稿では，電力効率改善のため，CPU 間のロードバランス改善のためのランタイム制御手法を提案し，最大 21.3%の性能向上を達成した．, 一般社団法人情報処理学会, 出版日 2014年02月24日, 研究報告ハイパフォーマンスコンピューティング（HPC）, 2014巻, 23号, 掲載ページ 1-8, 日本語, 201502243125090230, 110009675737, AN10463942

物理メモリの増減による電力制約下でのHPCシステムの性能向上
米澤亮太; 會田翔; 三輪忍; 中村宏
近年の HPC システムの規模はその消費電力によって制限されている．今後，HPC システムの処理能力をさらに向上させ，エクサフロップスを実現するためには，消費電力を増やすことなくシステムの処理能力のみを向上させる技術が必要不可欠である．HPC システムには大量の物理メモリが搭載されているが，使用メモリ量はアプリケーションによって異なっており，全ての物理メモリを必要とするケースは少ないと考えられる．そこで本研究では，アプリケーションに応じて使用する物理メモリ量を変更することにより，メモリの消費電力を節約する．そうして削減した分の電力を CPU 周波数の向上に費すことにより，電力制約下でのシステム性能を改善する．評価の結果，最大 27.8%の性能向上が得られることを確認した．, 一般社団法人情報処理学会, 出版日 2014年02月24日, 研究報告ハイパフォーマンスコンピューティング（HPC）, 2014巻, 24号, 掲載ページ 1-8, 日本語, 201502206149132135, 110009675738, AN10463942

ターボ・モード強化のための面積効率に優れたマイクロプロセッサとその設計手法
三輪忍; 井上聖等; 中村宏
多くのプログラムを加速できるターボ・モードは商用プロセッサにおいて広く採用されている．ターボ・モード中に利用できる最大動作周波数は，CPU 負荷の大きいプログラムを用いた温度試験を通じて，温度制約違反を起こさないようにある程度の温度マージンを設けた上で定められている．したがって，プログラム実行中のプロセッサの温度上昇を抑えることができれば，同一温度マージンのもとでより高い動作周波数を利用することができ，その結果，ターボ・モードによる性能向上効果を高めることができる．本論では，少量のハードウェアを追加することでプロセッサの温度上昇を抑制し，ターボ・モードの能力を増強する方法について述べる．また，そのようなプロセッサの設計手法も併せて提案する．評価の結果，提案手法により 2.8%の面積増加で最大 14.5%の性能向上を達成した．, 一般社団法人情報処理学会, 出版日 2014年01月16日, 研究報告計算機アーキテクチャ（ARC）, 2014巻, 12号, 掲載ページ 1-10, 日本語, 201502290583202479, 110009658692, AN10096105

ダーク・シリコン時代のプロセッサ・アーキテクチャに関する初期検討
三輪忍; 塩谷亮太; 佐々木広
出版日 2014年, 情報処理学会研究報告(Web), 2014巻, ARC-211号, 201502292808743566

回路資源の投入により電力効率を改善するプロセッサ・アーキテクチャ
三輪忍; 塩谷亮太; 佐々木広
出版日 2014年, 情報処理学会研究報告(Web), 2014巻, ARC-212号, 201502236873120625

Design Aid of Multi-core Embedded Systems with Energy Model
Nakada Takashi; Okamoto Kazuya; Komoda Toshiya; Miwa Shinobu; Sato Yohei; Ueki Hiroshi; Hayashikoshi Masanori; Shimizu Toru; Nakamura Hiroshi
Shifting to multi-core designs is so pervasive a trend to overcome the power wall and it is a necessary move for embedded systems in our rapidly evolving information society. Meanwhile, the need to increase the battery life and reduce maintenance costs for such embedded systems is very critical. Therefore, a wide variety of power reduction techniques have been proposed and realized, including Clock Gating, DVFS and Power Gating. To maximize the effectiveness of these techniques, task scheduling is a key but for multi-core systems it is very complicated due to the huge exploration space. This problem is a major obstacle for further power reduction. To cope with it, we propose a design method for embedded systems to minimize their energy consumption under performance constraints. This method is based on the clarification of properties of the above mentioned low power techniques and their interactions. In more details, we firstly establish energy models for these low power techniques and our target systems. We then explore for the best configuration by constructing an optimization problem especially for applications which have a longer deadline than the execution interval. Finally, we propose an approximate solution using dynamic programming with a lower computation complexity and compare it to a brute force explicit solution. We confirm with our evaluations that the proposed method successfully found a better configuration which reduces the total energy consumption by 32% if compared to the manually optimized configuration, which utilizes only one core., Information and Media Technologies Editorial Board, 出版日 2014年, Information and Media Technologies, 9巻, 4号, 掲載ページ 419-428, 1881-0896, 130004705277

Design Aid of Multi-core Embedded Systems with Energy Model
Nakada Takashi; Okamoto Kazuya; Komoda Toshiya; Miwa Shinobu; Sato Yohei; Ueki Hiroshi; Hayashikoshi Masanori; Shimizu Toru; Nakamura Hiroshi
Shifting to multi-core designs is so pervasive a trend to overcome the power wall and it is a necessary move for embedded systems in our rapidly evolving information society. Meanwhile, the need to increase the battery life and reduce maintenance costs for such embedded systems is very critical. Therefore, a wide variety of power reduction techniques have been proposed and realized, including Clock Gating, DVFS and Power Gating. To maximize the effectiveness of these techniques, task scheduling is a key but for multi-core systems it is very complicated due to the huge exploration space. This problem is a major obstacle for further power reduction. To cope with it, we propose a design method for embedded systems to minimize their energy consumption under performance constraints. This method is based on the clarification of properties of the above mentioned low power techniques and their interactions. In more details, we firstly establish energy models for these low power techniques and our target systems. We then explore for the best configuration by constructing an optimization problem especially for applications which have a longer deadline than the execution interval. Finally, we propose an approximate solution using dynamic programming with a lower computation complexity and compare it to a brute force explicit solution. We confirm with our evaluations that the proposed method successfully found a better configuration which reduces the total energy consumption by 32% if compared to the manually optimized configuration, which utilizes only one core., Information Processing Society of Japan, 出版日 2014年, IPSJ Online Transactions, 7巻, 0号, 掲載ページ 122-131, 1882-6660, 130004679148

SWoPP新潟2014開催報告
中島 耕太; 勝 康夫; 三輪 忍; 高野 了成; 岩下 武史; 吉川 隆英; 多田野 寛人; 松谷 宏紀
出版日 2014年, 情報処理, 55巻, 12号, 掲載ページ 1415-1418, 日本語, 記事・総説・解説・論説等（学術雑誌）

キャッシュ電源遮断時の性能ペナルティ削減のための損失データプリフェッチ
有間 英志; 薦田 登志矢; 中田 尚; 三輪 忍; 中村 宏
現在のコンピュータシステムでは，プロセッサのアイドル時の電力を削減するために，OSがアイドル状態を検出するとコアやキャッシュの電源遮断が行われる．ただし，キャッシュの電源を遮断した場合には，格納されていたデータが失われるため，電源復帰後にそのような損失データを参照した場合，追加のキャッシュミスが発生して性能が低下するという問題がある．そのため，現行のシステムではキャッシュの電源遮断を行う機会は限られており，特にラスト・レベル・キャッシュの電源遮断はほとんど行われていないのが現状である．本稿では，このキャッシュの電源遮断にともなう性能低下を防ぐため，電源遮断によって損失した各々のデータについて，そのデータがアクセスされる前にキャッシュに復帰させるプリフェッチ方式を提案する．提案方式をシミュレータ上に実装し，実験を行った結果，電源遮断後にも再利用されるような損失データのうち，多くのデータについてプリフェッチが成功した．これにより電源遮断にともなう性能低下を大幅に抑えることができ，電源遮断の機会を広げることができることが分かった．In current computer systems, to reduce power consumption of a processor in idle state, cores and caches are powered off when OS detects the idle state. However, powering off caches causes performance degradation, because it invokes data loss and additional cache misses. For this reason, caches, especially last level cache, are infrequently powered off in modern systems. To cope with this problem we propose a novel prefetch scheme: restoring such lost data before they are re-referenced. The experimental results show lots of lost data can be restored before re-references. Hence, it is cleared that this method suppresses performance degradation and increases opportunity of powering off caches., 一般社団法人情報処理学会, 出版日 2013年09月25日, 情報処理学会論文誌コンピューティングシステム（ACS）, 6巻, 3号, 掲載ページ 118-130, 日本語, 1882-7829, 201502266912937258, 110009606665

周期実行システムにおける中間データに着目した電力制御手法
重松拓也; 薦田登志矢; 中田尚; 三輪忍; 佐藤洋平; 植木浩; 林越正紀; 清水徹; 中村宏
現在，様々な分野でスマートセンサシステムが使われている．しかし各ノードに十分な電源を確保することは難しく，電池で動作しなければならない状況で利用されることも多い．このような状況下では電池交換の回数を最小化したいといった要求があり，ノード自体の省電力化が強く求められている．特に，ノード内で高度な処理を行うセンサシステムではマイコンが消費する電力が問題となっている．従来より，マイコンの消費電力を抑えるためにパワーゲーティングと呼ばれる手法が用いられるが，近年ではワーキングメモリをもパワーゲーティングするより深いスリープモードを持つマイコンも登場している．深いスリープを行えば大幅な電力削減効果が得られるが，ワーキングメモリの内容が失われるため，復帰後も必要な中間データは不揮発メモリに退避させる必要がある．また，中間データの退避にも追加エネルギが必要であるため，深いスリープによって得られる消費エネルギの削減分より，この退避エネルギが大きくなる場合には深いスリープを行うべきではない．そこで本稿では，中間データのサイズと保持期間に着目し，マイコンが消費するエネルギを最小化する最適な電源制御とデータ退避方法を導出するアルゴリズムを提案する．, 一般社団法人情報処理学会, 出版日 2013年09月10日, 研究報告組込みシステム（EMB）, 2013巻, 5号, 掲載ページ 1-8, 日本語, 0919-6072, 201502272328977191, 110009605215

電力制約下におけるCPUとネットワークの電力制御協調手法
會田翔; 三輪忍; 中村宏
現在の大規模計算環境においては，実質的に利用可能な電力の限界が見えてきたことで性能向上のために省電力化が必要となっている．本研究は近年の高性能化により消費電力が無視できなくなってきたネットワークの省電力化に着目している．Energy Efficient Ethernet(EEE) はネットワークの省電力化技術として標準化されている．これはデータを送受信していない時にリンクを低電力モードに遷移させることで PHY の消費電力を減少させる技術である．本稿では，電力制約のある大規模計算環境において EEE が導入されることを想定し，ネットワークにおいて削減した電力を効率良く計算ノードの CPU に分配することで，アプリケーションの性能を向上させる手法を提案する．, 一般社団法人情報処理学会, 出版日 2013年07月24日, 研究報告ハイパフォーマンスコンピューティング（HPC）, 2013巻, 1号, 掲載ページ 1-8, 日本語, 201502224001728886, 110009588121, AN10463942

ALUローテーションによるスーパスカラプロセッサの性能向上
井上聖等; 三輪忍; 中田尚; 中村宏
プロセッサの定格の電圧と動作周波数は，半導体素子が正常に動作することを保証するため，ジャンクション温度がしきい値を超えないように定められている．ジャンクション温度はホット・スポットのモジュールのアクティビティに依存するため，IPC を保ったままアクティビティを下げることができればより高い周波数を用いることができ，プロセッサ性能は向上する．ホット・スポットの 1 つである ALU は，通常の実装では ALU 間のアクティビティに大きな偏りが存在し，その結果，特定の ALU が高温になりやすい構造となっている．本稿では，多数の ALU を用意し，それらをラウンド・ロビンに利用することで，IPC を悪化させることなく個々の ALU のアクティビティを抑える手法を提案する．評価の結果，提案手法によって 10.4% 性能が向上することがわかった．, 出版日 2013年03月19日, 研究報告計算機アーキテクチャ（ARC）, 2013巻, 10号, 掲載ページ 1-8, 日本語, 110009552443

バイパス専用ALUを用いる事による小面積高スループットプロセッサ
齋藤和明; 三輪忍; 中條拓伯
出版日 2013年, 情報処理学会研究報告(CD-ROM), 2012巻, 5号, 2186-2583, 201302246094880398

ALUローテーションによるスーパスカラプロセッサの性能向上
井上聖等; 三輪忍; 中田尚; 中村宏
出版日 2013年, 情報処理学会研究報告(CD-ROM), 2012巻, 6号, 2186-2583, 201302270889884373

NoC型メニーコア設計のための高速キャッシュシミュレーション
中田尚; 三輪忍; 中村宏
出版日 2013年, 情報処理学会研究報告(CD-ROM), 2012巻, 5号, 2186-2583, 201302294688642815

編集にあたって
三輪忍
出版日 2013年, 情報処理, 54巻, 7号, 掲載ページ 652-653, 日本語, 記事・総説・解説・論説等（学術雑誌）

ノーマリーオフコンピューティング ～期待と課題～
中村宏; 中田尚; 三輪忍
出版日 2013年, 情報処理, 54巻, 7号, 掲載ページ 654-660, 日本語, 記事・総説・解説・論説等（学術雑誌）, 0447-8053, 201302264272913384

FX10におけるインタコネクト・コントローラの省電力化手法の初期検討
三輪忍; 會田翔; 安島雄一郎; 清水俊幸; 安里彰; 中村宏
近年のスーパコンピュータでは，供給可能な電力がシステムの規模を決定づける主要因となってきている．供給可能な電力は現状の 2～3 倍程度が現実的な上限と考えられている．そのため，エクサフロップス級のシステム実現のためには，コンピュータのあらゆるモジュールにおいて電力効率のさらなる改善が必須である．本稿では，スーパコンピュータ FX10 を対象に，これまであまり研究の対象とされてこなかったインタコネクト部分の省電力化手法を検討する．, 出版日 2012年12月06日, 研究報告計算機アーキテクチャ（ARC）, 2012巻, 5号, 掲載ページ 1-10, 日本語, 2186-2583, 201302204333308109, 110009490616, AN10096105

FX10におけるインタコネクト・コントローラの省電力化手法の初期検討
三輪忍; 會田翔; 安島雄一郎; 清水俊幸; 安里彰; 中村宏
近年のスーパコンピュータでは，供給可能な電力がシステムの規模を決定づける主要因となってきている．供給可能な電力は現状の 2～3 倍程度が現実的な上限と考えられている．そのため，エクサフロップス級のシステム実現のためには，コンピュータのあらゆるモジュールにおいて電力効率のさらなる改善が必須である．本稿では，スーパコンピュータ FX10 を対象に，これまであまり研究の対象とされてこなかったインタコネクト部分の省電力化手法を検討する．, 出版日 2012年12月06日, 研究報告ハイパフォーマンスコンピューティング（HPC）, 2012巻, 5号, 掲載ページ 1-10, 日本語, 110009490653, AN10463942

バイパス専用ALUを用いる事による小面積高スループットプロセッサ
齋藤和明; 三輪忍; 中條拓伯
命令レベルの並列性 (ILP) を有効に利用するため，発行幅を大きくすることは有効である．しかし，発行幅を大きくするにあたって，非演算回路の回路面積や消費電力の増加といった問題が引き起こされる．我々は特にレジスタ・ファイルの回路面積増加を抑え，その上でスループットを向上させるために，直近の演算結果を提供するバイパス機構に着目し，レジスタ・ファイル・アクセスの制限された ALU であるバイパス専用 ALU を提案する．提案手法であるバイパス専用 ALU を適用した場合， ALU 2 個の構成に対し， SPEC CINT2006 ベンチマークセットにおいて，平均 8.0% のスループット向上， SPEC CFP2006 ベンチマークセットにおいて平均 5.7% のスループット向上であった．, 出版日 2012年12月06日, 研究報告ハイパフォーマンスコンピューティング（HPC）, 2012巻, 12号, 掲載ページ 1-6, 日本語, 110009490660, AN10463942

NoC型メニーコア設計のための高速キャッシュシミュレーション
中田尚; 三輪忍; 中村宏
比較的小規模なコアを多数接続したメニーコアシステムは電力あたり性能に優れたシステムとして注目されている．特にコア間をオンチップネットワーク （Network on Chip: NoC） で接続した NoC 型メニーコアはコア数増大に適応可能なスケーラブルなメニーコアシステムであるといえる．しかし， NoC 型メニーコア設計においては設計パラメータが多岐にわたり，各パラメータを変えつつ，詳細なシミュレーションを行うためには膨大な時間が必要となり，効率的な設計の妨げになっている．そこで本研究では， NoC 型メニーコアの性能に与える影響が大きな共有キャッシュに注目し，そのシミュレーションをコア本体やネットワークのシミュレーションと分離する．これにより，共有キャッシュの挙動を高速にシミュレートし，性能予測を大幅に高速化することで，設計空間の大まかな絞り込みを実現する．, 出版日 2012年12月06日, 研究報告ハイパフォーマンスコンピューティング（HPC）, 2012巻, 15号, 掲載ページ 1-6, 日本語, 110009490663

Dalvikアクセラレータのハードウェア実装
吉實 大輔; 太田 淳; 三輪 忍; 中條 拓伯
出版日 2012年10月10日, 組込みシステムシンポジウム2012論文集, 2012巻, 掲載ページ 225-226, 日本語, 170000072445

C-006 ユーザーの快適さを考慮した情報機器の動的電源制御(コンピュータシステム技術,C分野:ハードウェア・アーキテクチャ)
岩澤 直弘; 薦田 登志矢; 三輪 忍; 中田 尚; 中村 宏
FIT(電子情報通信学会・情報処理学会)運営委員会, 出版日 2012年09月04日, 情報科学技術フォーラム講演論文集, 11巻, 1号, 掲載ページ 277-278, 日本語, 201202284513055620, 110009622702

周期実行システムにおける省電力スケジューリングの初期検討
岡本和也; 薦田登志矢; 中田尚; 三輪忍; 佐藤洋平; 植木浩; 林越正紀; 清水徹; 中村宏
マイクロプロセッサを備えたセンサであるスマートセンサは，周囲の状況を周期的にサンプリングし，センシングした結果に簡単な処理を施し，その結果をメインのシステムへ送信する，周期的リアルタイムシステムの一種である．ただし，一般的なリアルタイムシステムとは異なり，入力データのサンプリング周期とデータ送信 （デッドライン） の周期が必ずしも一致するわけではなく，一般には，後者の周期が前者の周期よりもはるかに大きい．そのため，データの入力間隔に合わせてシステムがデータを処理するのではなく，データを一旦バッファに格納しておき，いくつかのデータがバッファに溜まったらシステムを起動して処理を行い，処理が完了したらシステムをシャットダウンする，という制御が可能である．このような制御を行えば， DVFS や動的電源制御などの従来の制御を行う場合よりも，省電力なシステムを実現できると考えられる．本稿では，上述の制御を行うシステムのモデルを提案し，既存の制御手法と比較する．評価の結果，既存手法と比べて消費エネルギを 79.6% 削減できることがわかった．, 出版日 2012年09月03日, 研究報告組込みシステム（EMB）, 2012巻, 4号, 掲載ページ 1-8, 日本語, 170000071971, AA12149313

CPU/GPU間データ通信向け先読み機構の検討
薦田登志矢; 三輪忍; 中村宏
HPC を中心として，GPU コンピューティングの重要性が高まっている．一般的な構成の GPU コンピューティングシステムでは，汎用 CPU と GPU が物理的に異なるメモリを持ちこれらがシステムバスを介して接続される．これまでシステムバスにおけるデータ転送オーバーヘッドは，プログラマがアプリケーションの特性を考慮しつつデータ転送処理を最適化することで対処されてきた．しかし，手動によるデータ通信の管理・最適化はアプリケーション開発の生産性を大きく低下させることから，このようなデータ転送処理の自動化・自動最適化が望まれている．そこで本研究では，システムメモリとグラフィクスメモリの間で生じるデータ転送を対象とし，自動で計算と転送の並列実行を実現する先読み機構を提案する．提案システムは，アプリケーションのデータ通信パターンを実行時に解析し，次に転送対象となるデータを予測する．予測対象データは，非同期転送を用いて計算処理の裏で GPU 上のメモリへと先読みされる．本稿ではこのような先読み機構の設計と実装を示し，初期評価実験の結果を通じて性能向上の可能性を検討する．, 出版日 2012年07月25日, 研究報告計算機アーキテクチャ（ARC）, 2012巻, 25号, 掲載ページ 1-8, 日本語, 110009425037, AN10096105

アイドル時キャッシュ電源遮断における性能ペナルティ削減手法の実装
有間 英志; 薦田 登志矢; 三輪 忍; 中村 宏
プロセッサがアイドル時に消費するリーク電力が全消費電力に占める割合は，トランジスタの微細化が進むにつれて年々上昇を続け問題となっている．このようなリーク電力を削減する目的で，アイドル時に OS の判断によりコアへの電源供給を遮断するパワーゲーティング技術が広く用いられている．しかし，キャッシュの電源を遮断した場合には格納されていたデータが揮発するため，電源復帰後に失われたデータを参照した場合，それによるキャッシュミスが性能低下を引き起こす．そのため，本研究ではキャッシュの電源を遮断する場合においても，タグアレイには通電させておき，電源復帰後にタグを用いてデータを復帰させる技術を提案する．また，無駄なデータ復帰を防ぐため，再利用されるデータの識別手法についての検討を行い，予備的な評価を行う．, 出版日 2012年07月25日, 研究報告計算機アーキテクチャ（ARC）, 2012巻, 15号, 掲載ページ 1-7, 日本語, 110009425027, AN10096105

レジスタ・ファイルと実行ユニットにおけるアクティビティ・マイグレーション
井上聖等; 三輪忍; 中田尚; 中村宏
近年のチップは，ホット・スポットから発せられる熱によって，安全に動作できる周波数が制限されてしまっている．よって，ホット・スポットの温度を下げることができれば，チップの動作周波数を向上させることができ，プロセッサ性能は向上する．アクティビティ・マイグレーションは，あるモジュールで行われる処理をそれと同等の機能を有する別のモジュールへと移すことで，性能を維持しつつモジュールの温度上昇を抑える技術である．本稿では，ホットなモジュールの 1 つであるレジスタ・ファイルと実行ユニットに関して，アクティビティ・マイグレーションの適用を検討する．, 出版日 2012年07月25日, 研究報告計算機アーキテクチャ（ARC）, 2012巻, 11号, 掲載ページ 1-9, 日本語, 110009425023

キャッシュの利用効率の向上に関する研究
浅見公輔; 倉田成己; 塩谷亮太; 三輪忍; 五島正裕; 坂井修一
マルチスレッド実行環境では，キャッシュが複数スレッドによって共有されるため，多くの競合が発生してプロセッサの性能が大きく低下する．共有キャッシュにおける競合を緩和し，キャッシュの利用効率を向上させる手法を研究した．, 出版日 2012年03月06日, 第74回全国大会講演論文集, 2012巻, 1号, 掲載ページ 61-62, 日本語, 201202216132290059, 170000089518, AN00349328

情報機器の動的電源制御における起動時間隠蔽のためのリクエスト間隔予測手法
渡辺千洋; 三輪忍; 中村宏
個人用情報機器においては、消費エネルギーを削減するため個々のモジュールのアイドル時間を検出して電源を遮断する、動的電源制御が行われている。従来の動的電源制御では、電源遮断のタイミングのみに着目して研究が行われており、電源復帰時の起動時間については考慮されていない。従来手法では、電源が遮断されている状態でリクエストが到来したら起動を開始する、という単純な制御を行っている。モジュールによっては起動に数秒を要するものもあり、このような電源制御はユーザに対してストレスを与えていると考えられる。本稿では、統計的な手法を用いたリクエスト間のインターバル予測に基づく電源制御により、機器の再起動に要する遅延を隠蔽する手法を提案する。, 一般社団法人情報処理学会, 出版日 2012年03月06日, 全国大会講演論文集, 2012巻, 1号, 掲載ページ 67-69, 日本語, 201202299830951582, 110009784863, AN00349328

アイドル時のキャッシュ電源遮断による性能ペナルティとその削減手法 (集積回路・集積回路とアーキテクチャの協創 : ノーマリオフコンピューティングによる低消費電力化への挑戦)
有間 英志; 薦田 登志矢; 三輪 忍; 中村 宏
プロセッサがアイドル時に消費するリーク電力が全消費電力に占める割合は,トランジスタの微細化が進むにつれて年々上昇を続け問題となっている.このようなリーク電力を削減する目的で,プロセッサアイドル時にコアへの電源供給を遮断するパワーゲーティング技術がモバイル向け・デスクトップ向けのプロセッサで広く用いられている.現行のシステムでは,CPUのアイドル時間が一定の閾値を越えた場合にコアへの電源遮断を制御しているが,このとき問題になるのがスリープモード中にキャッシュに存在するデータが揮発することによって生じるスリープ復帰後のキャッシュミスの増大である.本研究ではコアがスリープモードに入った場合に生じるキャッシュフラッシュの影響によるキャッシュミス増大を回避するための,キャッシュプリフェッチ手法を提案しその効果について予備的な評価を行う., 一般社団法人電子情報通信学会, 出版日 2012年01月19日, 電子情報通信学会技術研究報告 : 信学技報, 111巻, 388号, 掲載ページ 9-14, 日本語, 0913-5685, 201202294075288205, 110009481165, AN10013276

データ保持性を利用したキャッシュのパワーゲーティング手法 (集積回路・集積回路とアーキテクチャの協創 : ノーマリオフコンピューティングによる低消費電力化への挑戦)
金 均東; 武田 清大; 三輪 忍; 中村 宏
Caches consume large amount of leakage power because of their large area and massive transistors. To handle leakage power of caches, several works using power-gating(PG) was proposed. Even though PG is capable of high leakage saving, energy overhead by dismissing data is a big shortcoming of PG. In this paper, we focus on the data retentiveness of PG. This nature was not focused on previous works. Voltage of SRAM cell does not decrease to zero immediately after PG and this phenomenon is valuable to relive energy overhead for data recovery. We also propose a circuit to utilize data retentiveness. With the oracle knowledge control, we examined leakage saving potential of our proposal for L1 instruction and data cache. Results show that utilizing retentiveness of PG have big potential of leakage saving., 一般社団法人電子情報通信学会, 出版日 2012年01月19日, 電子情報通信学会技術研究報告 : 信学技報, 111巻, 388号, 掲載ページ 1-7, 英語, 0913-5685, 110009481164, AN10013276

データ保持性を利用したキャッシュのパワーゲーティング手法
金均東; 武田清大; 三輪忍; 中村宏
Caches consume large amount of leakage power because of their large area and massive transistors. To handle leakage power of caches, several works using power-gating(PG) was proposed . Even though PG is capable of high leakage saving, energy overhead by dismissing data is a big shortcoming of PG. In this paper, we focus on the data retentiveness of PG. This nature was not focused on previous works. Voltage of SRAM cell does not decrease to zero immediately after PG and this phenomenon is valuable to relive energy overhead for data recovery. We also propose a circuit to utilize data retentiveness. With the oracle knowledge control, we examined leakage saving potential of our proposal for L1 instruction and data cache. Results show that utilizing retentiveness of PG have big potential of leakage saving.Caches consume large amount of leakage power because of their large area and massive transistors. To handle leakage power of caches, several works using power-gating(PG) was proposed . Even though PG is capable of high leakage saving, energy overhead by dismissing data is a big shortcoming of PG. In this paper, we focus on the data retentiveness of PG. This nature was not focused on previous works. Voltage of SRAM cell does not decrease to zero immediately after PG and this phenomenon is valuable to relive energy overhead for data recovery. We also propose a circuit to utilize data retentiveness. With the oracle knowledge control, we examined leakage saving potential of our proposal for L1 instruction and data cache. Results show that utilizing retentiveness of PG have big potential of leakage saving., 出版日 2012年01月12日, 研究報告計算機アーキテクチャ（ARC）, 2012巻, 1号, 掲載ページ 1-7, 英語, 170000068914, AN10096105

アイドル時のキャッシュ電源遮断による性能ペナルティとその削減手法
有間英志; 薦田登志矢; 三輪忍; 中村宏
プロセッサがアイドル時に消費するリーク電力が全消費電力に占める割合は，トランジスタの微細化が進むにつれて年々上昇を続け問題となっている．このようなリーク電力を削減する目的で，プロセッサアイドル時にコアへの電源供給を遮断するパワーゲーティング技術がモバイル向け・デスクトップ向けのプロセッサで広く用いられている．現行のシステムでは，CPU のアイドル時間が一定の閾値を越えた場合にコアへの電源遮断を制御しているが，このとき問題になるのがスリープモード中にキャッシュに存在するデータが揮発することによって生じるスリープ復帰後のキャッシュミスの増大である．本研究ではコアがスリープモードに入った場合に生じるキャッシュフラッシュの影響によるキャッシュミス増大を回避するための，キャッシュプリフェッチ手法を提案しその効果について予備的な評価を行う．, 出版日 2012年01月12日, 研究報告計算機アーキテクチャ（ARC）, 2012巻, 2号, 掲載ページ 1-6, 日本語, 170000068915, AN10096105

CPU/GPU間データ通信向け先読み機構の検討
薦田登志矢; 三輪忍; 中村宏
出版日 2012年, 情報処理学会研究報告(CD-ROM), 2012巻, 3号, 2186-2583, 201202222965513124

アイドル時キャッシュ電源遮断における性能ペナルティ削減手法の実装
有間英志; 薦田登志矢; 三輪忍; 中村宏
出版日 2012年, 情報処理学会研究報告(CD-ROM), 2012巻, 3号, 2186-2583, 201202239811755060

レジスタ・ファイルと実行ユニットにおけるアクティビティ・マイグレーション
井上聖等; 三輪忍; 中田尚; 中村宏
出版日 2012年, 情報処理学会研究報告(CD-ROM), 2012巻, 3号, 2186-2583, 201202268784259536

CMPにおけるキャッシュ・データを考慮したスレッド・スケジューリング手法の初期検討
三輪忍; 角崎宏一; 角崎宏一; 佐々木広; 中村宏
出版日 2012年, 情報処理学会研究報告(CD-ROM), 2012巻, 1号, 2186-2583, 201202239918739068

OSの電力管理下におけるラスト・レベル・キャッシュのリーク削減手法の比較
有間英志; 薦田登志矢; 三輪忍
出版日 2012年, 回路とシステムワークショップ論文集(CD-ROM), 25巻, 202102243559229090

命令グループのワーキング・セットに着目したキャッシュ・マネジメント
浅見公輔; 倉田成己; 塩谷亮太; 三輪忍; 五島正裕; 坂井修一
出版日 2012年, 情報処理学会研究報告(CD-ROM), 2012巻, 1号, 2186-2583, 201202203624989886

命令グループごとのキャッシュ・パーティショニングの予備評価
浅見公輔; 倉田成己; 塩谷亮太; 三輪忍; 五島正裕; 坂井修一
出版日 2012年, 情報処理学会研究報告(CD-ROM), 2012巻, 3号, 2186-2583, 201202247876844837

周期実行システムにおける省電力スケジューリングの初期検討
岡本和也; 薦田登志矢; 中田尚; 三輪忍; 佐藤洋平; 植木浩; 林越正紀; 清水徹; 中村宏
出版日 2012年, 情報処理学会研究報告(CD-ROM), 2012巻, 3号, 2186-2583, 201202224576054281

スリープ深度制御による動作時リーク電力削減(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
武田 清大; 三輪 忍; 中村 宏
一般社団法人電子情報通信学会, 出版日 2011年12月08日, 電子情報通信学会技術研究報告. ICD, 集積回路, 111巻, 352号, 掲載ページ 69-69, 日本語, 110009466843, AN10013276

メニーコアプロセッサにおける競合とスケーラビリティを考慮したスレッドスケジューリング
谷本輝夫; 佐々木広; 三輪忍; 中村宏
本研究はメニーコアシステム上で並列アプリケーションを複数同時に実行した際のシステム全体の性能向上を目指す。メニーコアシステムではキャッシュやメモリなどの資源を複数のコアで共有しているため，アプリケーション間の競合を防ぐことが重要である．また，アプリケーション毎にスケーラビリティが異なるため、複数のアプリケーションを同時に実行する際にはスケーラビリティに応じて適切に資源を分配することが望ましい。本研究では同時に実行されるアプリケーションに割り当てるコア数を動的に制御することで効率的に実行する。本稿ではアプリケーションの振る舞いが一定であるという仮定のもとで実際にスケジューラを実装し，実行時情報からスケーラビリティを検出し，適切な割り当てコア数を決定できることを示す．, 出版日 2011年11月21日, 研究報告計算機アーキテクチャ（ARC）, 2011巻, 31号, 掲載ページ 1-7, 日本語, 2186-2583, 201202275944812179, 110008713501, AN10096105

メニーコアプロセッサにおける競合とスケーラビリティを考慮したスレッドスケジューリング
谷本輝夫; 佐々木広; 三輪忍; 中村宏
本研究はメニーコアシステム上で並列アプリケーションを複数同時に実行した際のシステム全体の性能向上を目指す。メニーコアシステムではキャッシュやメモリなどの資源を複数のコアで共有しているため，アプリケーション間の競合を防ぐことが重要である．また，アプリケーション毎にスケーラビリティが異なるため、複数のアプリケーションを同時に実行する際にはスケーラビリティに応じて適切に資源を分配することが望ましい。本研究では同時に実行されるアプリケーションに割り当てるコア数を動的に制御することで効率的に実行する。本稿ではアプリケーションの振る舞いが一定であるという仮定のもとで実際にスケジューラを実装し，実行時情報からスケーラビリティを検出し，適切な割り当てコア数を決定できることを示す．, 出版日 2011年11月21日, 研究報告ハイパフォーマンスコンピューティング（HPC）, 2011巻, 31号, 掲載ページ 1-7, 日本語, 110008713537, AN10463942

OpenCLを用いたパイプライン並列プログラミングAPIの初期検討
薦田登志矢; 三輪忍; 中村宏
シングルスレッド性能向上の限界，電力制約の問題から特定アプリケーションに特化したアクセラレータを利用することの重要性が高まっている．これまでのアクセラレータを利用する事例はデータ並列性を利用するアプリケーションを主たるターゲットとしてきた．しかし，特に組み込みシステムにおいてパイプライン並列性を利用することがアプリケーションの性能向上を，与えられた電力制約のもと達成するために重要となる．本稿では組み込みシステムにおいてアクセラレータを利用する場面を想定し，アクセラレータを含むシステム上でパイプライン並列性を利用するアプリケーションを容易にかつ柔軟に実現するためのライブラリを提案する．提案ライブラリではアクセラレータプログラミングの標準として策定された OpenCL を用い，ソフトウェアパイプライニング技術を応用することで，アクセラレータ上におけるパイプライン並列処理を実現すると同時に，パイプライン並列アプリケーションを開発するための簡潔なユーザーインタフェースを提供する．プロトタイプシステムの評価により，パイプライン並列処理におけるタスクスケジューリングや通信バッファの管理といったシステムの複雑さをプログラマから隠蔽しつつ，アクセラレータデバイス上においてパイプライン化による性能向上を達成できることが分かった．, 出版日 2011年11月21日, 研究報告計算機アーキテクチャ（ARC）, 2011巻, 10号, 掲載ページ 1-7, 日本語, 110008713480, AN10096105

データ符号化によるラスト・レベル・キャッシュの回路面積削減
横山弘基; 堀部悠平; 三輪忍; 中條拓伯
出版日 2011年, 情報処理学会研究報告(CD-ROM), 2010巻, 6号, 2186-2583, 201102267115554260

Android端末におけるハードウェアによるJavaの高速化手法の提案
太田淳; 三輪忍; 中條拓伯
出版日 2011年, 情報処理学会論文誌トランザクション(CD-ROM), 2011巻, 1号, 1882-7772, 201102227683431006

OpenCLを用いたパイプライン並列プログラミングAPIの初期検討
薦田登志矢; 三輪忍; 中村宏
出版日 2011年, 情報処理学会研究報告(CD-ROM), 2011巻, 4号, 2186-2583, 201202257832830168

キャッシュデータをマイグレーションするCMPにおけるスレッドマイグレーション
角崎宏一; 佐々木広; 三輪忍; 中村宏
出版日 2011年, 電子情報通信学会技術研究報告, 111巻, 255(CPSY2011 25-41)号, 0913-5685, 201102217639090492

ロード/ストアの命令アドレスによる選択的キャッシュ・ライン・アロケーション
堀部 悠平; 三輪 忍; 塩谷 亮太; 五島 正裕; 中條 拓伯
出版日 2011年, 先進的計算基盤システムシンポジウム SACSIS 2011, 2011巻, 掲載ページ 316-323-323, 日本語, 査読付, 研究発表ペーパー・要旨（全国大会，その他学術会議）, 170000065684

キャッシュを用いたレジスタ・マップ表の回路面積削減
三輪忍; ZHANG Peng; 横山弘基; 堀部悠平; 中條拓伯
出版日 2010年, 情報処理学会論文誌トランザクション(CD-ROM), 2010巻, 1号, 1882-7772, 201102283679932405

SMTプロセッサにおけるL1/L2キャッシュアクセス動的切替え方式
小笠原嘉泰; 小笠原嘉泰; 三輪忍; 中條拓伯
出版日 2009年, 情報処理学会論文誌トランザクション(CD-ROM), 2009巻, 1号, 1882-7772, 200902227901550197

並列/分散処理環境における組込み仮想マシンの実現可能性
矢野裕章; 中西正樹; 三輪忍; 中條拓伯
出版日 2009年, 情報処理学会研究報告, ARC-181巻, 1(ARC-181 EMB-11)号, 掲載ページ 75-80, 0919-6072, 200902202864117507

スケジュールド命令キャッシュを用いた高速な命令供給手法
三輪忍; 中條拓伯
出版日 2009年, 情報処理学会研究報告 ARC-185, 2009巻, 4号, 掲載ページ -, 2186-2583, 201002287475800281

メモリ・アクセス・パターンを利用した高精度ハードウェア・プリフェッチ手法
堀部悠平; 張鵬; 小笠原嘉泰; 三輪忍; 中條拓伯
出版日 2009年, 情報処理学会研究報告 ARC-182/HPC-119 (HOKKE 2009), 2009巻, 14(ARC-182 HPC-119)号, 掲載ページ 91-96, 0919-6072, 200902292430255005

スケーラブルFPGAシステムにおけるハードウェア拡張プロ トコル
中條拓伯; 坂本龍一; 三輪忍
出版日 2009年, 信学技報(リコンフィギャラブルシステム研究会（RECONF）, 12/2-4巻, 掲載ページ -

ＡＬＵ Ｃａｓｃａｄｉｎｇのための動的命令スケジューラ
尾形幸亮; YAO Jun; 嶋田創; 三輪忍; 富田眞治
出版日 2008年06月04日, 情報処理学会シンポジウム論文集, 2008巻, 5号, 掲載ページ 105-114, 日本語, 査読付, 1344-0640, 200902244074006750

コンテキスト・ベース値予測を利用した分岐先予測器
平嶋哲朗; 嶋田創; 三輪忍; 富田眞治
出版日 2008年, 情報処理学会研究報告, 2008巻, 39(ARC-178)号, 0919-6072, 200902269397485162

並列ボリュームレンダリング・アクセラレータVisAの開発とその予備実装
川原崇宏; 三輪忍; 嶋田創; 森眞一郎; 富田眞治
出版日 2008年, 情報処理学会研究報告, 2008巻, 2(SLDM-133)号, 0919-6072, 200902255895102350

圧縮されたパス情報を用いた分岐予測手法
三輪忍; 中條拓伯
出版日 2008年, 情報処理学会シンポジウム論文集, 2008巻, 5号, 1344-0640, 200902226911654601

FPGAにおけるマルチSMTプロセッサの実装
小笠原 嘉泰; 館 一平; 三輪 忍; 中條 拓伯
出版日 2008年, 先進的計算基盤システムシンポジウムSACSIS (Symposium on Advanced Computing Systems and Infrastructures) 2008 論文集, Vol.2008巻, No.6号, 1344-0640, 200902273969894830

小容量ＲＡＭを用いたオペランド・バイパスの複雑さの低減手法
三輪忍; 一林宏憲; 入江英嗣; 五島正裕; 富田眞治
出版日 2007年05月23日, 情報処理学会シンポジウム論文集, 2007巻, 5号, 掲載ページ 265-274, 日本語, 査読付, 1344-0640, 200902213975140356

インタラクティブシミュレーションにおける遠隔操作フレームワークの実装
橋本健介; 嶋田創; 三輪忍; 幡生安紀; 森眞一郎; 富田眞治
出版日 2007年, 情報処理学会研究報告, 2007巻, 80(HPC-111)号, 0919-6072, 200902204555660347

ALU Cascadingを行う動的命令スケジューラ
尾形幸亮; YAO Jun; 三輪忍; 嶋田創; 富田眞治
出版日 2007年, 情報処理学会研究報告, 2007巻, 55(ARC-173)号, 0919-6072, 200902227880794228

インタラクティブ流体シミュレータにおける力覚提示モデルに関する検討
山口明徳; 三輪忍; 嶋田創; 森眞一郎; 富田眞治
出版日 2007年, 日本バーチャルリアリティ学会大会論文集(CD-ROM), 12th巻, 1349-5062, 200902260859137265

故障に対してユーザ側の耐性を高めるデジタル家電アーキテクチャ
嶋田創; 三輪忍; 富田眞治
出版日 2007年, 情報処理学会研究報告, 2007巻, 115(ARC-175)号, 0919-6072, 200902284704258100

操作の連続性を考慮した手術シミュレータの高速化手法
依藤逸; 野田裕介; 吉田智一; 三輪忍; 粂直人; 嶋田創; 中尾恵; 森眞一郎; 富田眞治
出版日 2007年, 情報処理学会研究報告, 2007巻, 80(HPC-111)号, 0919-6072, 200902287963359704

ビット・ベクタを利用した選択的命令再発行機構
嶋田創; 三輪忍; 富田眞治
出版日 2007年, 情報処理学会研究報告, 2007巻, 79(ARC-174)号, 0919-6072, 200902291575945585

PCクラスタを用いた手術シミュレータにおける手術手技の連続性を考慮した高速化
野田裕介; 依藤逸; 三輪忍; 粂直人; 嶋田創; 森眞一郎; 富田眞治
出版日 2007年, 日本バーチャルリアリティ学会大会論文集(CD-ROM), 12th巻, 1349-5062, 200902248719470711

スラック予測を用いたクラスタ型スーパースカラ・プロセッサ向け命令ステアリング
福山智久; 三輪忍; 嶋田創; 五島正裕; 中島康彦; 森眞一郎; 富田眞治
我々は、命令のスラック（slack）に基づくクリティカリティ予測を提案している。ある命令の実行を s サイクル遅らせてもプログラムの実行時間が増大しないとき、s の最大値をその命令のスラックという。前回の実行時のスラックを予測表に登録しておくことによって、それを今回の予測値とすることができる。本稿では、スラック予測をクラスタ型スーパースカラ・プロセッサのステアリングに応用する方法を提案する。各命令の実行後に得られるスラックの値によって、その命令が次回実行時に使用するクラスタを決定する。シミュレーションによる評価の結果、発行幅が４のプロセッサを２つのクラスタに分割した場合、クラスタ化されていないプロセッサに比べ約１０％IPCが低下することが分かった。We proposed an instruction criticality prediction technique based on prediction of instruction slacks. When the execution time of a program doesn't become longer even if an instruction of the program is delayed by s cycles, the maximum of s is referred to as the slack of the instruction. The slack value is stored to the prediction table to be a predicted value for the next time. This paper describes instruction steering of clustered processor with slack prediction. The cluster that a instruction will use at the next time is decided by the slack value given after the execution of the instruction. Evaluation result shows IPC is reduced 10% in comparison with non-clustered processor., 一般社団法人情報処理学会, 出版日 2006年07月31日, 情報処理学会研究報告, 2006巻, 88(ARC-169)号, 掲載ページ 55-60, 日本語, 0919-6072, 200902293690458127, 110004824128, AN10096105

パス情報を用いた分岐フィルタ機構
三輪忍; 福山智久; 嶋田創; 五島正裕; 中島康彦; 森眞一郎; 富田眞治
出版日 2006年05月22日, 情報処理学会シンポジウム論文集, 2006巻, 5号, 掲載ページ 315-323, 日本語, 1344-0640, 200902213821786547

中規模コモディティクラスタ向け相互結合網Three Quadsの提案(ネットワーク,「ハイパフォーマンスコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2006))
吉村知晋; 三輪忍; 嶋田創; 中島康彦; 森眞一郎; 富田眞治
現在我々の研究室では,人間の視覚・触覚を通した実時間インタラクションを考慮にいれた超高速体感型シミュレーションシステムScubeの開発を行っている.Scubeのノード間ネットワークは,実時間数値シミュレーションとシミュレーション結果の可視化処理の両方で共有する形態をとる.Scubeを構築するにあたり,比較的小規模なギガビットイーサーネット・スイッチの組合せで,高いコストパフォーマンスを実現する中規模コモディティクラスタ向け相互結合網Three Quadsを提案した.Three Quadsは,ベース-m 3-キューブの拡張と考えると理解しやすい.ベース-m 3-キューブが3次元方向の同一座標軸上にのみリンクをもつのに対し,Three Quadsは3つの同一平面上の全ノードと結合している.多様な網の埋め込みが可能であり,ランダムな通信要求が発生した場合など,柔軟なネットワークリソースの提供が可能である.3次元の隣接開通信と共に,数値計算で多用される行列の転置処理のための全対全通信,並列画像合成処理における3次元Reduction型の通信等に対して優れた特性をもつ相互結合網である., 社団法人情報処理学会, 出版日 2006年02月27日, 情報処理学会研究報告. 計算機アーキテクチャ研究会報告, 2006巻, 20号, 掲載ページ 79-84, 日本語, 0919-6072, 200902209877159815, 110004668755, AN10096105

DVIによる超高速単方向リンクを用いた並列ボリュームレンダリング(FPGAとその応用及び一般)
岡村大; 野田祐介; 三輪忍; 嶋田創; 中島康彦; 森眞一郎; 富田眞治
近年の計算機処理能力の急速な向上の中で注目を浴びる可視化方法の一つとして, ボリュームレンダリングが挙げられる.本稿では, 従来提案してきたVisAのボリュームデータ三重化の欠点を克服した大規模データの並列ボリュームレンダリングを行うシステムについて紹介する.ハードウェア実装向けのレイ・キャスティング法の工夫とDVIインタフェースを用いた超高速通信路により, 高レスポンス, 高フレームレートを実現する., 社団法人情報処理学会, 出版日 2006年01月17日, 情報処理学会研究報告. SLDM, [システムLSI設計技術], 2006巻, 4号, 掲載ページ 97-100, 日本語, 0919-6072, 110004085803

DVIによる超高速単方向リンクを用いた並列ボリュームレンダリング
岡村 大; 野田 祐介; 三輪 忍; 嶋田 創; 中島 康彦; 森 眞一郎; 富田 眞治
近年の計算機処理能力の急速な向上の中で注目を浴びる可視化方法の一つとして, ボリュームレンダリングが挙げられる.本稿では, 従来提案してきたVisAのボリュームデータ三重化の欠点を克服した大規模データの並列ボリュームレンダリングを行うシステムについて紹介する.ハードウェア実装向けのレイ・キャスティング法の工夫とDVIインタフェースを用いた超高速通信路により, 高レスポンス, 高フレームレートを実現する., 一般社団法人電子情報通信学会, 出版日 2006年01月11日, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 105巻, 516号, 掲載ページ 97-100, 日本語, 0913-5685, 200902214626444360, 110004079428, AN10013141

DVIによる超高速単方向リンクを用いた並列ボリュームレンダリング(FPGAとその応用及び一般)
岡村大; 野田祐介; 三輪忍; 嶋田創; 中島康彦; 森眞一郎; 富田眞治
近年の計算機処理能力の急速な向上の中で注目を浴びる可視化方法の一つとして, ボリュームレンダリングが挙げられる.本稿では, 従来提案してきたVisAのボリュームデータ三重化の欠点を克服した大規模データの並列ボリュームレンダリングを行うシステムについて紹介する.ハードウェア実装向けのレイ・キャスティング法の工夫とDVIインタフェースを用いた超高速通信路により, 高レスポンス, 高フレームレートを実現する., 社団法人電子情報通信学会, 出版日 2006年01月11日, 電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム, 105巻, 518号, 掲載ページ 43-46, 日本語, 0913-5685, 10017974718

汎用GPUを用いた流体シミュレーションのプロトタイプ実装
橋本健介; 小松原誠; 嶋田創; 三輪忍; 幡生安紀; 森眞一郎; 富田眞治
出版日 2006年, 電気関係学会北陸支部連合大会講演論文集(CD-ROM), 2006巻, 200902245307902383

並列ボリュームレンダリングにおける投機的描画に関する考察(ARC-8: 応用システム, 2005年並列/分散/協調処理に関する『武雄』サマー・ワークショップ(SWoPP武雄2005)-研究会・連続同時開催-)
篠本雄基; 三輪忍; 嶋田創; 森眞一郎; 中島康彦; 富田眞治
本稿では, 汎用GPUを用いた並列ボリュームレンダリングにおける問題点を指摘する.GPUによるレンダリングとCPUによる画像合成は互いに独立した処理であるため, パイプライン処理が可能であるが, 観察視点の指定間隔がレンダリング時間よりも長い場合, パイプラインに空きが生じる.このパイプラインの空きを利用した投機的描画について考察する., 社団法人情報処理学会, 出版日 2005年08月03日, 情報処理学会研究報告. 計算機アーキテクチャ研究会報告, 2005巻, 80号, 掲載ページ 145-150, 日本語, 0919-6072, 200902292094461858, 110002775587, AN10096105

スラック予測を用いた省電力アーキテクチャ向け命令スケジューリング
福山智久; 福田匡則; 三輪忍; 小西将人; 五島正裕; 中島康彦; 森真一郎; 富田真治
出版日 2005年05月18日, 情報処理学会シンポジウム論文集, 2005巻, 5号, 掲載ページ 123-132, 日本語, 1344-0640, 200902220147223775

学習による非同期連続状態機械の構成
津田 晃寿; 永野 貴宣; 三輪 忍; 津邑 公暁; 五島 正裕; 富田 眞治
Recurrent Neural Networkは時系列情報を処理することができ,GSMと呼ばれる能力の高い言語モデルを提供する。しかし,時間連続な状態空間において時間連続な状態遷移を行うようにRNNを学習させることは,一般に困難である。そこで我々は,BPTTに基づく学習により,RNNでこの時間連続なGSMを実現する方法を提案する。実際に,連続的に変化する入力信号に対しモジュロカウンタとして動作するRNNを構築した。モデルには,RNNの出力から入力に遅延枝を追加して拡張したものを用いた。また,時間連続な状態空間にEBPTT学習アルゴリズムを適用するため,教師信号を定義しない時間を設けた。, 一般社団法人電子情報通信学会, 出版日 2002年08月16日, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 102巻, 276号, 掲載ページ 59-64, 日本語, 0913-5685, 200902163414086169, 110003494006, AN10013141

コンダクタンスニューロンモデルを用いた順序回路の実現
津田 晃寿; 三輪 忍; 津邑 公暁; 五島 正裕; 富田 眞治
連続状態機械(GSM)はRecurrent Neural Network(RNN)で実現される。RNNは一般に形式ニューロン・モデルによって実装されている。しかし、形式ニューロン・モデルは時系列情報を扱うことができない。そのためにRNNは厳密には時間連続ではない。そこで、本論文では、まず本当に時系列情報を扱うことができるニューロンモデルを探すために、従来提案されてきた種々のニューロンモデルを比較し、膜電位に基づくニューロン・モデルには問題があることを示した。そこで次に、コンダクタンスに基づく新しいニューロン・モデルを提案した。さらに、そのモデルにより論理ゲートを設計し、順序回路を実装した。この回路は時間入力の変化に応じて時間連続に動作する。, 一般社団法人電子情報通信学会, 出版日 2001年07月18日, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 101巻, 216号, 掲載ページ 31-38, 日本語, 0913-5685, 200902156871845346, 110003180648, AN10013141

コンダクタンスニューラルネットにおけるGSMの構成
三輪 忍; 津田 晃寿; 津邑 公暁; 五島 正裕; 富田 眞治
回帰結合をもつニューラルネットであるRNNは, 時系列データの処理を行うことができる.このようなマシンクラスはGSMと呼ばれ, 自然言語の処理に代表される人間の高次情報処理に十分な能力を持つ可能性があると考えられている.一般的なRNNでは形式ニューロンモデルを用いているが, このモデルは個々のニューロンの時間発展過程を無視している.従来この時系列情報の取り扱いがRNN自体に限界を与えていると考え, 我々は, 時間連続な状態空間と状態遷移をもつGSMを提案した.コンダクタンスモデルは現実のニューロンを忠実にモデリングしたものであり, パルスの時系列を入出力とする.このモデルによるRNNで, そのようなGSMが実現できることを示す., 一般社団法人電子情報通信学会, 出版日 2001年07月18日, 電子情報通信学会技術研究報告. CPSY, コンピュータシステム, 101巻, 216号, 掲載ページ 39-46, 日本語, 0913-5685, 200902153184407208, 110003180649, AN10013141

ロス・キニー 論理回路
佐藤証; 三輪忍; 吉永努
教科書・概説・概論, 日本語, 共訳, 東京化学同人, 出版日 2021年

Advanced Software Technologies for Post-Peta Scale Computing～The Japanese Post-Peta CREST Research Project～
M. Kondo; I. Miyoshi; K. Inoue; S. Miwa
学術書, 英語, 分担執筆, Power Management Framework for Post-Petascale Supercomputers, Springer, 出版日 2018年

コンピュータ・システム ～プログラマの視点から
教科書・概説・概論, 日本語, 分担執筆, 6.5-6.7節, 9.1-9.7節の翻訳, 丸善出版, 出版日 2018年

IT研究者のひらめき本棚 ～ビブリオ・トーク：私のオススメ
一般書・啓蒙書, 日本語, 分担執筆, 近代科学社, 出版日 2017年

Design Challenges of CNFET Processors
S. Miwa
口頭発表（招待・特別）, ARCHIDE: Workshop on Architecture Design Methodologies and Ecosystems for HPC and Scientific Edge Computing, 招待
発表日 2024年08月

高帯域幅メモリを有するプロセッサにおけるデータプリフェッチャの性能分析
滕 林; 三輪 忍; 塩谷 亮太; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 情報処理学会ARC研究会
発表日 2023年08月

マルチパスルーティングにおけるINTを応用した帯域要求量ベースの動的トラフィック分散
佐藤 翔; 荒巻 慎太郎; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 情報処理学会IOT研究会
発表日 2023年07月

IP網におけるIn-networkコンテンツキャッシュ
大河原 幸哉; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 情報処理学会IOT研究会
発表日 2023年07月

検査対象の種類ごとに特化したSnortを複数用いたソフトウェア侵入検知システムの並列化
小倉 快将; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 情報処理学会ARC研究会
発表日 2023年05月

処理性能の異なる機器を複数台用いた並列NIDSに対するロードバランサ
八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 電子情報通信学会CPSY研究会
発表日 2023年05月

CNFET7: An Open Source Cell Library for 7-nm CNFET Technology
C. Shi, S. Miwa, T. Yang, R. Shioya, H. Yamaki, H. Honda
口頭発表（一般）, 日本語, 電子情報通信学会VLD研究会
発表日 2023年03月02日

ソフトウェアベース電力サイドチャネル攻撃の対抗策の評価
下島 航太,三輪 忍,八巻 隼人,本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会CPSY研究会
発表日 2023年03月
開催期間 2023年

複数パターン長を有するマルチパターンマッチングにおけるラビン-カープ法のハッシュ関数最適化
鈴木 想生,八巻 隼人,三輪 忍,本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会CPSY研究会
発表日 2023年03月
開催期間 2023年

GPUサーバにおける画像認識を行う深層学習の性能モデリング
松下 哲也,三輪 忍,八巻 隼人,本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会CPSY研究会
発表日 2023年03月
開催期間 2023年

リンク集約におけるトラフィック負荷分散方式の検討
平野 愁也,八巻 隼人,三輪 忍,本多 弘樹
口頭発表（一般）, 日本語, 第244回ARC研究会
発表日 2023年03月
開催期間 2023年

並列アプリケーションのキャッシュミス数予測の評価
長谷川 健人,有馬 海人,三輪 忍,八巻 隼人,本多 弘樹
口頭発表（一般）, 日本語, 第188回HPC研究会
発表日 2023年03月
開催期間 2023年

A64FXプロセッサにおける電力・性能ばらつきの評価・分析
草場 智也,吉田 幸平,三輪 忍,八巻 隼人,本多 弘樹
口頭発表（一般）, 日本語, 第188回HPC研究会
発表日 2023年03月
開催期間 2023年

実HPCアプリケーションを用いたマルチGPUにおける電力ばらつきの評価
郡司 賢,吉田 幸平,三輪 忍,八巻 隼人,本多 弘樹
口頭発表（一般）, 日本語, 第188回HPC研究会
発表日 2023年03月
開催期間 2023年

最長一致検索に対応する非TCAMキャッシュによるルータ宛先検索の高速化・省電力化
長田 大樹,八巻 隼人,三輪 忍,本多 弘樹,五島 正裕
口頭発表（一般）, 日本語, 第244回ARC研究会
発表日 2023年03月
開催期間 2023年

SRAM の電力/遅延シミュレータCACTIのCNFETへの対応
関川 栄一郎; 三輪 忍; ヨウ ドウキン; 塩谷 亮太; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第241回ARC研究会, 国内会議
発表日 2022年07月

CPUおよびGPUの電力ばらつきを考慮したジョブスケジューリング手法の提案
小野 賢人; 吉田 幸平; 三輪 忍; 坂本 龍一; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第185回HPC研究会, 国内会議
発表日 2022年07月

In-band Network Telemetryによるリンク混雑度に応じたマルチパス経路制御
荒巻 慎太朗; 田中 京介; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会NS研究会, 国内会議
発表日 2022年05月

Evaluation of Microprocessors Placed-and-Routed with CNFET
C. Shi; K. Sasaki; S. Miwa; T. Yang; R. Shioya; H. Yamaki; H. Honda
口頭発表（一般）, 日本語, 第240回ARC研究会, 国内会議
発表日 2022年03月

CUDAバージョンの違いがカーネルの実行時間と消費電力に与える影響の分析
吉田 幸平; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第183回HPC研究会, 国内会議
発表日 2022年03月

マルウェア解析のための高速かつ安全なVMI機構
森 瑞穂; 味曽野 雅史; 八巻 隼人; 三輪 忍; 本多 弘樹; 品川 高廣
口頭発表（一般）, 日本語, コンピュータシステム・シンポジウム (ComSys'21),, 国内会議
発表日 2021年

Wisteria/BDEC-01におけるNVIDIA A100 GPUの電力性能ばらつきの評価
提山 春日; 吉田 幸平; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第182回HPC研究会, 国内会議
発表日 2021年

深層学習における実行時ファイルステージング
樋口 遼太郎; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第182回HPC研究会, 国内会議
発表日 2021年

MPIにおける小規模実行時の通信トレース解析による大規模実行時の通信タイミング予測の評価
岡田 悠希; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第182回HPC研究会, 国内会議
発表日 2021年

テーブル分離パケット処理キャッシュを用いたルータテーブル検索の高効率化
長田 大樹; 田中 京介; 八巻 隼人; 三輪 忍; 本多 弘樹; 五島 正裕
口頭発表（一般）, 日本語, The 5th cross-disciplinary Workshop on Computing Systems, Infrastructures, and Programming (xSIG2021), 国内会議
発表日 2021年

カーボンナノチューブトランジスタを用いて論理合成したプロセッサの電力／面積／回路遅延評価
佐々木 魁; 三輪 忍; ヨウドウキン; 塩谷亮太; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第237回ARC研究会, 国内会議
発表日 2021年

MPIアプリケーションの関数コール回数予測
有馬 海人; 長谷川 健人; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第178回HPC研究会, 国内会議
発表日 2021年

MPIアプリケーションのキャッシュプロファイル予測
長谷川 健人; 有馬 海人; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第178回HPC研究会, 国内会議
発表日 2021年

TensorFlowアプリケーション用GPUサーバにおけるNVDIMMの利用可能性の検討
松下 哲也; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第236回ARC研究会, 国内会議
発表日 2021年

Mesh TensorFlowを用いたモデル並列学習におけるCPU-GPU間のデータ転送最適化
横手 宥則; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会CPSY研究会, 国内会議
発表日 2021年

Routing/ARP/ACL/QoSごとのテーブル分離パケット処理キャッシュ
長田 大樹; 田中 京介; 八巻 隼人; 三輪 忍; 本多 弘樹; 五島 正裕
口頭発表（一般）, 日本語, 第236回ARC研究会, 国内会議
発表日 2021年

ネットワーク機器における高速なGZIP復号のためのキャッシュ利用効率向上手法
黒川 雄亮; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会CPSY研究会, 国内会議
発表日 2020年

動画トラフィック検査除外手法のSnortにおける実装
祐野 雅範; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会CPSY研究会, 国内会議
発表日 2020年

多頻度・順不同で到着するシーケンスデータの主キーごとの処理順序制約を満たすリアルタイム並列処理手法
山添 高弘; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, 第169回DBS研究会, 国内会議
発表日 2019年

TSUBAME3.0における製造ばらつきを考慮したGPUの電力モデリングの高速化
大八木 哲哉; 浅田 風太; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第172回HPC研究会, 国内会議
発表日 2019年

OpenFlowを用いた動画フローの非ミラーリングによるNIDS処理負荷の削減
高倉 玲央; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会IA研究会, 国内会議
発表日 2019年

テーブル検索回数の削減によるインターネットルータの高スループット化および省電力化
山下 壮樹; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会IA研究会, 国内会議
発表日 2019年

キャッシュを利用したOpenFlow通信の高速化
祐野 雅範; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 2019年電子情報通信学会総合大会, 国内会議
発表日 2019年

学習済み重みを利用した畳み込みニューラルネットワークの学習法の初期検討
横手 宥則; 三輪 忍; 井内 悠太; 津邑 公暁; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 2019年電子情報通信学会総合大会, 国内会議
発表日 2019年

ネットワークベースの攻撃に対応可能な高対話型ハニーポット
森 瑞穂; 本多 弘樹; 八巻 隼人; 三輪 忍
口頭発表（一般）, 日本語, 2019年電子情報通信学会総合大会, 国内会議
発表日 2019年

GPUの電力ばらつきモデリング
浅田 風太; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 2019年電子情報通信学会総合大会, 国内会議
発表日 2019年

ネットワーク機器上における高速なGZIP復号のためのキャッシュ利用効率向上手法の提案
黒川 雄亮; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, 2019年電子情報通信学会総合大会, 国内会議
発表日 2019年

パケット処理キャッシュにおけるパイプライン化とマルチポート化の評価
田中 京介; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, 第229回ARC研究会, 国内会議
発表日 2019年

DFS/DCT 制御による電力あたり性能の実行時最適化
三吉 郁夫; 三輪 忍; 井上 弘士; 近藤 正章
口頭発表（一般）, 日本語, 第163回HPC研究会, 国内会議
発表日 2018年

ON/OFFリンクにおける通信開始遅延を低減するためのプリウェイクアップ手法の提案
松山 朋樹; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（招待・特別）, 日本語, 情報処理学会 第80回全国大会, 国内会議
発表日 2018年

ゲートウェイにおける攻撃パケットに着目したテーブル検索負荷削減手法の提案
愛甲 達也; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, 第222回ARC研究会, 国内会議
発表日 2018年

HSPICEを用いたシリコン回路とカーボンナノチューブ回路の比較評価
松尾 駿; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第222回ARC研究会, 国内会議
発表日 2018年

高電力効率なCNNアクセラレータ実現に向けたカーネルクラスタリングの応用の検討
進藤 智司; 松井 優樹; 八巻 隼人; 津邑 公暁; 三輪 忍
口頭発表（一般）, 日本語, 第222回ARC研究会, 国内会議
発表日 2018年

CNN計算の省メモリ化のためのカーネル・クラスタリング手法の検討
松井 優樹; 三輪 忍; 進藤 智司; 津邑 公暁; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会コンピュータシステム研究会, 国内会議
発表日 2018年

NVDIMMを用いたメモリスナップショットの解析システム
三須 雅仁; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 電子情報通信学会コンピュータシステム研究会, 国内会議
発表日 2018年

プリウェイクアップ手法によるON/OFFリンクの消費エネルギー削減
松山 朋樹; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第165回HPC研究会, 国内会議
発表日 2018年

1Tbps実現に向けたルータのメモリ階層の最適化
田中 京介; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, 第225回ARC研究会, 国内会議
発表日 2018年

ジョブ実行中の計算ノードにおけるDIMM待機電力削減手法の実装と評価
石原 雅也; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, 第158回HPC研究会, 国内会議
発表日 2017年

マルチコアニューラルネットワークアクセラレータにおけるデータ転送のブロードキャスト化
大場 百香; 三輪 忍; 進藤 智司; 津邑 公暁; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, ETNET, 国内会議
発表日 2017年

パケット処理キャッシュにおける送信元IPアドレスに着目したミス削減手法に関する初期検討
八巻 隼人; 愛甲 達也; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, HotSpa, 国内会議
発表日 2017年

高電力効率なCNNアクセラレータ実現に向けたカーネルクラスタリングの応用の検討
進藤 智司; 松井 優樹; 八巻 隼人; 津邑 公暁; 三輪 忍
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2017年

動画トラフィックに着目したNIDSにおける文字列探索処理負荷削減手法の提案
高徳 真晴; 八巻 隼人; 三輪 忍; 本多 弘樹
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2017年

電力性能推定を目的としたインターコネクト・シミュレータTraceRPの開発
小野 貴継; 垣深 悠太; 三輪 忍; 井上 弘士
口頭発表（一般）, 日本語, 第161回HPC研究会, 国内会議
発表日 2017年

ハードウェアを増やしてコンピュータを省エネに
三輪 忍
口頭発表（招待・特別）, 日本語, IPSJ-ONE, 国内会議
発表日 2016年03月12日

ニューラルネットワークアクセラレータにおけるコア間通信量最小化のためのタスク配置手法
進藤 智司; 大場 百香; 津邑 公暁; 三輪 忍
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2016年

再構成可能なニューラルネットワークアクセラレータの提案と性能分析
大場 百香; 三輪 忍; 進藤 智司; 津邑 公暁; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2016年

ヘテロジニアス・プロセッサの設計探索手法の初期検討
澁谷 俊憲; 三輪 忍; 塩谷 亮太; 佐々木 広; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2016年

メモリホットプラグを用いたメインメモリの省電力化に関する初期検討
石原 雅也; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2016年

リンクオフスレッショルドを有するON/OFFリンクの電力見積手法の初期検討
西郷 雄斗; 三輪 忍; 八巻 隼人; 本多 弘樹
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2016年

TLBミスペナルティ削減のための大容量LLCの利用法に関する初期検討
有間 英志; 三輪 忍; 中田 尚; 中村 宏
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2015年

演算器におけるオペランド値を考慮したパワーゲーティングに関する初期検討
石川 雄介; 小柴 篤史; 坂本 龍一; 和田 康孝; 三輪 忍; 近藤 正章; 並木 美太郎; 本多 弘樹
ポスター発表, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2015年

ターボ・モード強化のための面積効率に優れたマイクロプロセッサとその設計手法
三輪忍; 井上聖等; 中村宏
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2014年

ダーク・シリコン時代のプロセッサ・アーキテクチャに関する初期検討
三輪忍; 塩谷亮太; 佐々木広
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2014年

回路資源の投入により電力効率を改善するプロセッサ・アーキテクチャ
三輪忍; 塩谷亮太; 佐々木広
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2014年

Power Shifting between Networks and CPUs in HPC Sytems
Shinobu Miwa; Hiroshi Nakamura
口頭発表（招待・特別）, 英語, JST/CREST International Symposium on Post Petascale System Software, 招待, 国際会議
発表日 2014年

ダーク・シリコン時代のプロセッサの省電力技術
三輪忍
口頭発表（招待・特別）, 日本語, 組込みシステムシンポジウム2014, 招待, 国内会議
発表日 2014年

アクセスの局所性に着目したSTT-MRAMキャッシュの周辺回路の電源制御手法
有間 英志; 野口 紘希; 中田 尚; 三輪 忍; 武田 進; 藤田 忍; 中村 宏
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2014年

FPGAを用いたDalvikアクセラレータの実装と評価
老子 裕輝; 吉實 大輔; 太田 淳; 三輪 忍; 中條 拓伯
口頭発表（一般）, 日本語, 情報処理学会組込みシステム研究会, 国内会議
発表日 2014年

電力制約下における蓄電池を用いたHPCシステムの性能向上
酒井 崇至; 薦田 登志矢; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, 情報処理学会ハイパフォーマンスコンピューティング研究会, 国内会議
発表日 2014年

物理メモリの増減による電力制約下でのHPCシステムの性能向上
米澤 亮太; 會田 翔; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, 情報処理学会ハイパフォーマンスコンピューティング研究会, 国内会議
発表日 2014年

ロードバランスを考慮した電力制約下におけるCPUのDVFS制御
會田 翔; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, 情報処理学会ハイパフォーマンスコンピューティング研究会, 国内会議
発表日 2014年

Power Management Framework for Post-Petascale Supercomputers
M. Kondo; T. CAO; Y. He; Y. Wada; H. Honda; I. Miyoshi; Y. Inadomi; K. Fukazawa; K. Inoue; S. Miwa; H. Nakamura
ポスター発表, 英語, JST/CREST International Symposium on Post Petascale System Software, 招待, 国際会議
発表日 2014年

周期実行システムにおける中間データに着目した電力制御手法
重松 拓也; 薦田 登志矢; 中田 尚; 三輪 忍; 佐藤 洋平; 植木 浩; 林越 正紀; 清水 徹; 中村 宏
口頭発表（一般）, 日本語, 情報処理学会組込みシステム研究会, 国内会議
発表日 2013年

電力制約下におけるCPUとネットワークの電力制御協調手法
會田 翔; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2013年

ALUローテーションによるスーパスカラプロセッサの性能向上
井上 聖等; 三輪 忍; 中田 尚; 中村 宏
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2013年

CMPにおけるキャッシュ・データを考慮したスレッド・スケジューリング手法の初期検討
三輪忍; 角崎宏一; 佐々木広; 中村宏
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2012年

FX10におけるインタコネクト・コントローラの省電力化手法の初期検討
三輪忍; 會田翔; 安島雄一郎; 清水俊幸; 安里彰; 中村宏
口頭発表（一般）, 日本語, HOKKE, 国内会議
発表日 2012年

OSの電力管理下におけるラスト・レベル・キャッシュのリーク削減手法の比較
有間 英志; 薦田 登志矢; 三輪 忍; 野口 紘希; 野村 久美子; 安部 恵子; 藤田 忍; 中村 宏
口頭発表（一般）, 日本語, 第25回 回路とシステムワークショップ 講演集, 国内会議
発表日 2012年

バイパス専用ALUを用いる事による小面積高スループットプロセッサ
斎藤 和明; 三輪 忍; 中條 拓伯
口頭発表（一般）, 日本語, HOKKE, 国内会議
発表日 2012年

NoC型メニーコア設計のための高速キャッシュシミュレーション
中田 尚; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, HOKKE, 国内会議
発表日 2012年

ユーザの快適さを考慮した情報機器の動的電源制御
岩澤 直弘; 薦田 登志矢; 三輪 忍; 中田 尚; 中村 宏
口頭発表（一般）, 日本語, FIT, 国内会議
発表日 2012年

周期実行システムにおける省電力スケジューリングの初期検討
岡本 和也; 薦田 登志矢; 中田 尚; 三輪 忍; 佐藤 洋平; 植木 浩; 林越 正紀; 清水 徹; 中村 宏
口頭発表（一般）, 日本語, 情報処理学会組込みシステム研究会, 国内会議
発表日 2012年

レジスタ・ファイルと実行ユニットにおけるアクティビティ・マイグレーション
井上 聖等; 三輪 忍; 中田 尚; 中村 宏
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2012年

命令グループごとのキャッシュ・パーティショニングの予備評価
浅見 公輔; 倉田 成己; 塩谷 亮太; 三輪 忍; 五島 正裕; 坂井 修一
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2012年

アイドル時のキャッシュ電源遮断における性能ペナルティ削減手法の実装
有間 英志; 薦田 登志矢; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2012年

CPU/GPU間データ通信向け先読み機構の検討
薦田 登志矢; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2012年

命令グループのワーキング・セットに着目したキャッシュ・マネジメント
浅見 公輔; 倉田 成己; 塩谷 亮太; 三輪 忍; 五島 正裕; 坂井 修一
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2012年

キャッシュの利用効率の向上に関する研究
浅見 公輔; 倉田 成己; 塩谷 亮太; 三輪 忍; 五島 正裕; 坂井 修一
口頭発表（一般）, 日本語, 情報処理学会 第74回全国大会, 国内会議
発表日 2012年

アイドル時のキャッシュ電源遮断による性能ペナルティとその削減手法
有間 英志; 薦田 登志矢; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2012年

データ保持性を利用したキャッシュのパワーゲーティング手法
金 均東; 武田 清大; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2012年

ロード/ストアの命令アドレスによる選択的キャッシュ・ライン・アロケーション
堀部 悠平; 三輪 忍; 塩谷 亮太; 五島 正裕; 中條 拓伯
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2011）, 国内会議
発表日 2011年

スリープ深度制御による動作時リーク電力削減
武田 清大; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, 電子情報通信学会集積回路研究会, 国内会議
発表日 2011年

メニーコアプロセッサにおける競合とスケーラビリティを考慮したスレッドスケジューリング
谷本 輝夫; 佐々木 広; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, HOKKE, 国内会議
発表日 2011年

OpenCLを用いたパイプライン並列プログラミングAPIの初期検討
薦田 登志矢; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, HOKKE, 国内会議
発表日 2011年

キャッシュデータをマイグレーションするCMPにおけるスレッドマイグレーション
角崎 宏一; 佐々木 広; 三輪 忍; 中村 宏
口頭発表（一般）, 日本語, 電子情報通信学会集積回路研究会, 国内会議
発表日 2011年

データ符号化によるラスト・レベル・キャッシュの回路面積削減
横山 弘基; 堀部 悠平; 三輪 忍; 中條 拓伯
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2011年

小容量CAMを用いたレジスタ・マップ表の回路面積削減
三輪忍; 張鵬; 横山弘基; 堀部悠平; 中條拓伯
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2010）, 国内会議
発表日 2010年

Dalvik アクセラレータ：Android 端末における Java アプリケーションの高速実行機構
太田 淳; 三輪 忍; 中條 拓伯
口頭発表（一般）, 日本語, 組込みシステムシンポジウム2010, 国内会議
発表日 2010年

Hilbert-Huang 変換の並列化および GPU による高速化
Pulung Waskito; 三輪 忍; 満倉 靖恵; 中條 拓伯
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2010）, 国内会議
発表日 2010年

選択的キャッシュ・ライン・アロケーションによるキャッシュの容量効率向上
堀部 悠平; 三輪 忍; 塩谷 亮太; 五島 正裕; 中條 拓伯
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2010）, 国内会議
発表日 2010年

Dalvik アクセラレータのための MIPS シミュレータを用いた評価環境
太田 淳; 茂手木 貴彦; 三輪 忍; 中條 拓伯
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2010）, 国内会議
発表日 2010年

選択的キャッシュ・アロケーション：マルチスレッド環境におけるキャッシュ利用効率の向上手法
堀部 悠平; 三輪 忍; 塩谷 亮太; 五島 正裕; 中條 拓伯
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2010年

Accelerating Hilbert-Huang Transform using GPU
P. Waskito; S. Miwa; Y. Mitsukura; H. Nakajo
口頭発表（一般）, 英語, SWoPP, 国内会議
発表日 2010年

経験的モード分解を用いた雑音環境下における警笛抽出手法
中西 正樹; 満倉 靖恵; 田中 聡久; 三輪 忍; 中條 拓伯
口頭発表（一般）, 英語, 電気学会研究会資料 産業計測制御研究会, 国内会議
発表日 2010年

スケジュールド命令キャッシュを用いた高速な命令供給手法
三輪忍; 中條拓伯
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2009年

SMTプロセッサにおけるL1/L2キャッシュアクセス動的切替方式
小笠原 嘉泰; 三輪 忍; 中條 拓伯
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2009）, 国内会議
発表日 2009年

メモリ・アクセス・パターンを利用した高精度ハードウェア・プリフェッチ手法
堀部 悠平; 張 鵬; 小笠原 嘉泰; 三輪 忍; 中條 拓伯
口頭発表（一般）, 日本語, HOKKE, 国内会議
発表日 2009年

並列／分散処理環境における組込み仮想マシンの実現可能性
矢野 裕章; 中西 正樹; 三輪 忍; 中條 拓伯
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2009年

分岐予測精度改善のための決定的な分岐フィルタ機構
三輪忍; 中條拓伯
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2008年

圧縮されたパス情報を用いた分岐予測手法
三輪忍; 中條拓伯
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2008）, 国内会議
発表日 2008年

FPGA におけるマルチ SMT プロセッサの実装
小笠原 嘉泰; 館 一平; 三輪 忍; 中條 拓伯
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2008）, 国内会議
発表日 2008年

ALU Cascading のための動的命令スケジューラ
尾形 幸亮; 姚 駿; 嶋田 創; 三輪 忍; 富田 眞治
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2008）, 国内会議
発表日 2008年

コンテキスト・ベース値予測を利用した分岐先予測器
平嶋 哲朗; 嶋田 創; 三輪 忍; 富田 眞治
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2008年

小容量RAMを用いたオペランド・バイパスの複雑さの低減手法
三輪忍; 一林宏憲; 入江英嗣; 五島正裕; 富田眞治
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2007）, 国内会議
発表日 2007年

並列ボリュームレンダリング・アクセラレータVisAの開発とその予備実装
川原 崇宏; 三輪 忍; 嶋田 創; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, 電子情報通信学会リコンフィギュラブル研究会, 国内会議
発表日 2007年

インタラクティブ流体シミュレータにおける力覚提示モデルに関する検討
山口 明徳; 三輪 忍; 嶋田 創; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, 日本バーチャルリアリティ学会第12回大会論文集, 国内会議
発表日 2007年

故障に対してユーザ側の耐性を高めるデジタル家電アーキテクチャ
嶋田 創; 三輪 忍; 富田 眞治
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2007年

PCクラスタを用いた手術シミュレータにおける手術手技の連続性を考慮した高速化
野田 裕介; 依藤 逸; 三輪 忍; 粂 直人; 嶋田 創; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, 日本バーチャルリアリティ学会第12回大会論文集, 国内会議
発表日 2007年

ビットベクタを利用した選択的命令再発行機構
嶋田 創; 三輪 忍; 富田 眞治
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2007年

インタラクティブシミュレーションにおける遠隔操作フレームワークの実装
橋本 健介; 嶋田 創; 三輪 忍; 幡生 安紀; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2007年

操作の連続性を考慮した手術シミュレータの高速化手法
依藤 逸; 野田 裕介; 吉田 智一; 粂 直人; 三輪 忍; 嶋田 創; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2007年

ALU Cascadingを行う動的命令スケジューラ
尾形 幸亮; 姚 駿; 三輪 忍; 嶋田 創; 富田 眞治
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2007年

パス情報を用いた分岐フィルタ機構
三輪忍; 福山智久; 嶋田創; 五島正裕; 中島康彦; 森眞一郎; 富田眞治
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2006）, 国内会議
発表日 2006年

スラック予測を用いたクラスタ型スーパースカラ・プロセッサ向け命令ステアリング
福山 智久; 三輪 忍; 嶋田 創; 五島 正裕; 中島 康彦; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2006年

DVI-Dを用いた高速低遅延データ転送の実装と並列画像合成処理への応用
川原 崇宏; 野田 裕介; 三輪 忍; 嶋田 創; 中島 康彦; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, 平成18年度情報処理学会関西支部支部大会, 国内会議
発表日 2006年

共役勾配法による手術シミュレータ高速化の予備評価
野田 裕介; 吉田 智一; 三輪 忍; 嶋田 創; 中島 康彦; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, 平成18年度情報処理学会関西支部支部大会, 国内会議
発表日 2006年

中規模コモディティクラスタ向け相互結合網 Three Quads の提案
吉村 知普; 三輪 忍; 嶋田 創; 中島 康彦; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, 情報処理学会計算機アーキテクチャ研究会, 国内会議
発表日 2006年

DVI による超高速単方向リンクを用いた並列ボリュームレンダリング
岡村 大; 野田 祐介; 三輪 忍; 嶋田 創; 中島 康彦; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, 情報処理学会システムとLSI設計技術の研究会, 国内会議
発表日 2006年

スラック予測を用いた省電力アーキテクチャ向け命令スケジューリング
福山 智久; 福田 匡則; 三輪 忍; 小西 将人; 五島 正裕; 中島 康彦; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, 先進的計算基盤システムシンポジウム（SACSIS2005）, 国内会議
発表日 2005年

汎用 GPU を用いたボリュームレンダリングにおけるテクスチャアクセスの改善
篠本 雄基; 三輪 忍; 嶋田 創; 中島 康彦; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, 平成17年度情報処理学会関西支部支部大会, 国内会議
発表日 2005年

並列ボリュームレンダリングにおける投機的描画に関する考察
篠本 雄基; 三輪 忍; 嶋田 創; 中島 康彦; 森 眞一郎; 富田 眞治
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2005年

リカレントニューラルネットにおける移動ロボットのナビゲーション課題の学習
三輪忍; 永野貴宣; 五島正裕; 中島康彦; 富田眞治
口頭発表（一般）, 日本語, 平成15年度情報処理学会関西支部支部大会, 国内会議
発表日 2003年

学習による非同期連続状態機械の構成
津田 晃寿; 三輪 忍; 津邑 公暁; 五島 正裕; 富田 眞治
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2002年

コンダクタンスニューラルネットによるGSMの構成
三輪忍; 津田晃寿; 津邑公暁; 五島正裕; 富田眞治
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2001年

コンダクタンスニューロンモデルを用いた順序回路の実現
津田 晃寿; 三輪 忍; 津邑 公暁; 五島 正裕; 富田 眞治
口頭発表（一般）, 日本語, SWoPP, 国内会議
発表日 2001年

記憶構造観測のための神経網シミュレーション
津邑 公暁; 三輪 忍; 五島 正裕; 富田 眞治
口頭発表（一般）, 日本語, 計測自動制御学会システム工学部研究会, 国内会議
発表日 2000年

情報数理工学/コンピュータサイエンス実験第二A/B
2024年04月 - 現在
電気通信大学

論理設計学
2018年 - 現在
電気通信大学

並列処理論第二
2016年 - 現在
電気通信大学

情報数理工学/コンピュータサイエンス実験第二A/B
2018年 - 2023年03月
電気通信大学

大学院技術英語
2019年 - 2021年
電気通信大学

高性能コンピューティング論2
2015年 - 2017年
電気通信大学

情報数理工学/ンピュータサイエンス実験第一
2016年 - 2016年
電気通信大学

情報システム基盤学基礎1
2015年 - 2016年
電気通信大学

情報処理学会

電子情報通信学会

IEEE

ACM

Beyond CMOSのための省配線プロセッサアーキテクチャとその自動生成に関する研究
三輪 忍; 塩谷 亮太
日本学術振興会, 科学研究費助成事業, 電気通信大学, 基盤研究(B), 24K02913
研究期間 2024年04月01日 - 2028年03月31日

階層型ストレージを活用した基盤モデル学習のI/Oの高速化
佐藤 賢斗; 三輪 忍
日本学術振興会, 科学研究費助成事業, 国立研究開発法人理化学研究所, 基盤研究(C), 24K14974
研究期間 2024年04月01日 - 2027年03月31日

メモリ帯域幅セントリックコンピューティングの創出
三輪 忍; 塩谷 亮太
日本学術振興会, 科学研究費助成事業, 電気通信大学, 挑戦的研究(萌芽), 23K18461
研究期間 2023年06月 - 2026年03月

ポストペタスケールのための革新的アプリケーション解析基盤技術の開発
三輪 忍
日本学術振興会, 科学研究費助成事業 基盤研究(B), 電気通信大学, 基盤研究(B), 2021年度はプロファイル，トレースそれぞれの予測技術の開発を行った．それぞれの開発状況を以下にまとめる．
プロファイル予測に関しては，プロファイルに含まれる実行時情報の中で関数コール回数とキャッシュミス数に着目し，それぞれの実行時情報を予測する手法を開発した．具体的には，少ないコア数，小さな問題サイズで取得したプロファイルを用いて当該実行時情報を予測するモデルをフィッティングし，フィッティングにより得られたモデルを用いて多いコア数，大きな問題サイズで当該プログラムを実行した際の当該実行時情報を予測する．予測に使用するモデルとして，線形関数，指数関数など複数の関数を組み合わせたモデルを新たに開発した．NPBを用いて評価を行ったところ，小さな問題サイズかつ少ない並列数の実行結果から大きな問題サイズかつ多くの並列数の実行結果を予測する場合において，高い精度で予測できることを確認した．また，提案手法により，プロファイル取得に要するコストを大幅に削減できることを確認した．なお，実験にはTSUBAME3.0を使用した．
トレース予測に関しては，タイムスタンプ予測技術の開発を行った．具体的には，先行研究で提案されているタイムスタンプ予測手法を分析し，通信関数の呼び出し回数が並列数だけでなく問題サイズにも依存するアプリケーションに対して予測精度が悪化することを明らかにした．また，上記の問題を解決するために，並列数だけでなく問題サイズも用いて通信関数の呼び出し回数を予測するモデルを新たに考案し，このモデルを用いてタイムスタンプ予測を行ったところ，通信関数の呼び出し回数が問題サイズにも依存するアプリケーションに対して先行研究の手法よりも高い予測精度を示すことを確認した．, 20H04193
研究期間 2020年04月01日 - 2024年03月31日

ポストペタスケールのための革新的アプリケーション解析基盤の展開
三輪 忍
日本学術振興会, 科学研究費助成事業 国際共同研究加速基金(国際共同研究強化(A)), 電気通信大学, 国際共同研究加速基金(国際共同研究強化(A)), 研究代表者, 22KK0182
研究期間 2022年 - 2024年

次世代大規模並列環境における資源管理機構
KDDI財団, 研究助成
研究期間 2020年04月 - 2023年03月

超微細ナノカーボン・プロセッサのアーキテクチャに関する研究
三輪 忍
日本学術振興会, 科学研究費助成事業 挑戦的研究(萌芽), 電気通信大学, 挑戦的研究(萌芽), 本研究課題の主要な成果は2つある．1つ目の研究成果は，先行研究で使用されていた実質的に非公開のCNFETプロセッサの開発環境に限りなく近い開発環境を再現できたことである．これにより，CNFETプロセッサ・アーキテクチャの開発と評価を行うことが可能となった．2つ目の研究成果は，上記の開発環境を用いて評価・分析を行うことにより，CNFET化によるプロセッサ内の各ユニットへの影響を世界で初めて明らかにしたことである．この評価・分析によって得られた知見は，今後CNFET向けにプロセッサ・アーキテクチャの最適化を行う上で重要な指針となることが期待される．, 18K19778
研究期間 2018年06月29日 - 2022年03月31日

HPCユーザのためのTEE利用支援フレームワーク
JST, 研究代表者, 国内共同研究
研究期間 2022年

高性能計算環境におけるAIアプリケーションの性能評価とメモリモデルの検討
三輪忍
キオクシア, 研究代表者, 国内共同研究
研究期間 2019年 - 2021年

超大規模計算環境におけるMPI並列アプリケーションのプロファイル予測に関する研究
三輪 忍
栢森情報科学振興財団, 研究助成, 研究代表者
研究期間 2018年11月 - 2020年10月

ポストペタスケールシステムのための電力マネージメントフレームワークの開発
近藤正章
JST, 研究分担者, 国内共同研究
研究期間 2012年 - 2018年

ノーマリーオフコンピューティング基盤技術開発
三輪忍
東芝, 研究代表者, 国内共同研究
研究期間 2015年 - 2016年

時空間上のデータ制御実行モデルの研究
中村 宏; 三輪 忍
日本学術振興会, 科学研究費助成事業 挑戦的萌芽研究, 東京大学, 挑戦的萌芽研究, 連携研究者, コンピューティングの高性能化と低消費電力化を妨げる要因は演算や処理を行う部分ではなく、演算処理部と記憶部の間のデータ転送、および記憶部へのデータアクセスにある。この問題を解決すべく、データ移動と処理の「タイミング」、およびデータの「物理的な場所」を陽に制御する、新しい実行モデル「時空間上のデータ制御実行モデル」を提案し、このモデルに基づく実行最適化手法を研究した。多様なコンピューティングシステムに対する有効性を検討するために、提案する手法を、３次元積層VLSIシステム、高性能サーバシステム、ならびにセンサネットワークシステムに対して適用し、その有効性を確認した。, 25540018
研究期間 2013年04月 - 2015年03月

ヒート・スプレッド指向プロセッサに関する研究
三輪 忍
日本学術振興会, 科学研究費助成事業 若手研究(B), 東京大学, 若手研究(B), 研究代表者, 近年のマイクロプロセッサの性能はチップ温度によって制限を受けることが多い．そこで本課題ではチップ温度を低減する方法を研究開発し，それによるプロセッサ性能の向上を目指した．提案手法では，近年の商用プロセッサにおいて広く採用されているターボ・モードに着目し，アクティビティ・マイグレーションと呼ばれる手法を用いることでターボ・モード中にプロセッサが利用可能な最大周波数を引き上げる．アクティビティ・マイグレーションを空間的に細粒度に行う手法とそれを適用したプロセッサの設計手法を開発し，シミュレータを用いて評価を行った結果，提案手法により2.8%のチップ面積の増加で最大14.5%の性能向上を達成した．, 24700044
研究期間 2012年04月01日 - 2014年03月31日

ルータ
特許権, 和遠, 三輪忍, 中村宏, 111244, 出願日: 2013年

変換器及び変換方法
特許権, 三輪忍, 太田淳, 中條拓伯, 234673, 出願日: 2010年

The 25th IEEE international Symposium on Cluster, Cloud and Internet Computing
大会・シンポジウム等, その他, 実施期間 2024年12月 - 2025年05月