範 公可
| 情報・ネットワーク工学専攻 | 教授 |
| Ⅱ類（融合系） | 教授 |
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受賞
- 受賞日 2023年10月
ATC 2023 2023 International Conference On Advanced Technologies For Communications
2023 International Conference On Advanced Technologies For Communications Best Paper Award - 受賞日 2023年09月
The 5th ASEAN-UEC Workshop on Informatics and Engineering
The 5th ASEAN-UEC Workshop on Informatics and Engineering若手研究者奨励賞, Khai-Duy Nguyen、Tuan-Kiet Dang、Koichiro Ishibashi、Cong-Kha Pham、Trong-Thuc Hoang - 受賞日 2022年10月
ISOCC 2022
Korea
The 19th International SoC Conference (ISOCC 2022)の最優秀論文賞
国際学会・会議・シンポジウム等の賞, 大韓民国 - 受賞日 2022年09月
ICICDT 2022
2022 International Conference on IC Design and Technologyの学生最優秀論文賞
国際学会・会議・シンポジウム等の賞, 大韓民国 - 受賞日 2021年11月
ISOCC 2021, NGUYEN XUAN THUANさん（先進理工学専攻博士後期3年）がBest Student Paper awardを受賞しました。IEEE Circuits and Systems Society（CASS）が主催する2017年ISCASは、2017年5月28日から31日まで、米国メリーランド州ボルチモアで開催されました。2017年ISCASでは、夢から革新へのつながりを目標に、革新に移行して経済発展を促進する際に、回路やシステムにおける創造的で研究主義的なアイデアを養います。プログラムは、研究者が共有する幅広い研究分野やアプリケーションを反映するように調整されました。 2017年ISCASのトピックは、回路とシステムのコミュニティにとって特に重要となる分野を網羅的に含んでいます。2017年の一般セッションの採択状況は、49の国と地域から投稿総数1,339件に対して612件が採択され、採択率は45.7%と例年並みの難易度が高い学会です。 アカデミックからの投稿率は91%で、この内、学生がファーストオーサーの論文を対象とするBest Student Paper Awardが7編の内の1編となっています。
USA
The 18th International SoC Conference (ISOCC 2021)のMetaCNI賞
国際学会・会議・シンポジウム等の賞, アメリカ合衆国 - 受賞日 2017年05月
IEEE, NGUYEN XUAN THUANさん（先進理工学専攻博士後期3年）がBest Student Paper awardを受賞しました。IEEE Circuits and Systems Society（CASS）が主催する2017年ISCASは、2017年5月28日から31日まで、米国メリーランド州ボルチモアで開催されました。2017年ISCASでは、夢から革新へのつながりを目標に、革新に移行して経済発展を促進する際に、回路やシステムにおける創造的で研究主義的なアイデアを養います。プログラムは、研究者が共有する幅広い研究分野やアプリケーションを反映するように調整されました。 2017年ISCASのトピックは、回路とシステムのコミュニティにとって特に重要となる分野を網羅的に含んでいます。2017年の一般セッションの採択状況は、49の国と地域から投稿総数1,339件に対して612件が採択され、採択率は45.7%と例年並みの難易度が高い学会です。 アカデミックからの投稿率は91%で、この内、学生がファーストオーサーの論文を対象とするBest Student Paper Awardが7編の内の1編となっています。
USA
The International Symposium on Circuits and Systems (ISCAS 2017)の最優秀論文賞
国際学会・会議・シンポジウム等の賞, アメリカ合衆国 - 受賞日 2012年08月
IEEE
Vietnam
第4回International Conference on Communications and Electronics (ICCE2012)の最優秀論文賞
ベトナム社会主義共和国
論文
- Buck Converter with Improved Efficiency and Wide Load Range Enabled by Negative Level Shifter and Low-Power Adaptive On-Time Controller
Xuan Thanh Pham; Minh Tan Nguyen; Cong-Kha Pham; Kieu-Xuan Thuc
Electronics, 出版日 2025年06月13日
研究論文（学術雑誌） - Pedestrian Avoidance Simulation by Deep Reinforcement Learning Using Webots
Chalumpol Trararak; Trong-Thuc Hoang; Pham Cong-Kha
ラスト(シニア)オーサー, 2025 International Conference on Artificial Intelligence in Information and Communication (ICAIIC), IEEE, 掲載ページ 0734-0739, 出版日 2025年02月18日, 査読付
研究論文（国際会議プロシーディングス） - Efficient Hardware Implementation of the Lightweight CRYSTALS-Kyber
Trong-Hung Nguyen; Duc-Thuan Dam; Phuc-Phan Duong; Binh Kieu-Do-Nguyen; Cong-Kha Pham; Trong-Thuc Hoang
IEEE Transactions on Circuits and Systems I: Regular Papers, 出版日 2025年02月, 査読付
研究論文（学術雑誌） - A Unified Approach to Strong PUF and TRNG Using Ring Generator for Cryptography
Tuan-Kiet Dang; Khai-Duy Nguyen; Trong-Thuc Hoang; Cong-Kha Pham
IEEE Internet of Things Journal, 出版日 2025年
研究論文（学術雑誌） - An Area-Time Efficient Hardware Architecture for ML-KEM Post-Quantum Cryptography Standard
Trong-Hung Nguyen; Tuan-Kiet Dang; Duc-Thuan Dam; Khai-Duy Nguyen; Phuc-Phan Duong; Cong-Kha Pham; Trong-Thuc Hoang
IEEE Access, 出版日 2025年
研究論文（学術雑誌） - A Timing-Constrained Design Methodology for Radix-2 k NTT in Polynomial Arithmetic
Trong-Hung Nguyen; Duc-Thuan Dam; Phuc-Phan Duong; Tuan-Kiet Dang; Trong-Thuc Hoang; Cong-Kha Pham
IEEE Transactions on Circuits and Systems I: Regular Papers, 出版日 2025年
研究論文（学術雑誌） - ASIC Implementation of ASCON Lightweight Cryptography for IoT Applications
Khai-Duy Nguyen; Tuan-Kiet Dang; Binh Kieu-Do-Nguyen; Duc-Hung Le; Cong-Kha Pham; Trong-Thuc Hoang
IEEE Transactions on Circuits and Systems II: Express Briefs, 出版日 2025年01月, 査読付
研究論文（学術雑誌） - High-Efficiency Multi-Standard Polynomial Multiplication Accelerator on RISC-V SoC for Post-Quantum Cryptography.
Duc-Thuan Dam; Trong-Hung Nguyen; Thai-Ha Tran; Duc-Hung Le; Trong-Thuc Hoang; Cong-Kha Pham
ラスト(シニア)オーサー, IEEE Access, Institute of Electrical and Electronics Engineers (IEEE), 12巻, 掲載ページ 195015-195031, 出版日 2024年12月20日, 査読付
研究論文（学術雑誌） - Resource-Efficient 4×4 S-Boxes Using Chaotic Map
Phuc-Phan Duong; Ba-Anh Dao; Thai-Ha Tran; Trong-Hung Nguyen; Trong-Thuc Hoang; Cong-Kha Pham
ラスト(シニア)オーサー, 2024 1st International Conference On Cryptography And Information Security (VCRIS), IEEE, 掲載ページ 1-6, 出版日 2024年12月03日, 査読付
研究論文（国際会議プロシーディングス） - Hardware Software Co-Design for Multi-Threaded Computation on RISC-V-Based Multicore System
Binh Kieu-do-Nguyen; Khai-Duy Nguyen; Nguyen The Binh; Khai-Minh Ma; Tri-Duc Ta; Duc-Hung Le; Cong-Kha Pham; Trong-Thuc Hoang
IEEE Access, 出版日 2024年11月25日, 査読付
研究論文（学術雑誌） - Hardware Implementation of a Hybrid Dynamic Gold Code-Based Countermeasure Against Side-Channel Attacks
Thai-Ha Tran; Duc-Thuan Dam; Binh Kieu-Do-Nguyen; Van-Phuc Hoang; Trong-Thuc Hoang; Cong-Kha Pham
ラスト(シニア)オーサー, 2024 21st Annual International Conference on Privacy, Security and Trust (PST), IEEE, 掲載ページ 1-5, 出版日 2024年08月28日, 査読付
研究論文（国際会議プロシーディングス） - An Efficient Method for Accelerating Kyber and Dilithium Post-Quantum Cryptography
Duc- Thuan Dam; Trong-Hung Nguyen; Thai-Ha Tran; Binh Kieu-Do-Nguyen; Trong- Thuc Hoang; Cong-Kha Pham
ラスト(シニア)オーサー, 2024 21st Annual International Conference on Privacy, Security and Trust (PST), IEEE, 掲載ページ 1-5, 出版日 2024年08月28日, 査読付
研究論文（国際会議プロシーディングス） - Spread Spectrum-Based Countermeasures for Cryptographic RISC-V SoC
Thai-Ha Tran; Ba-Anh Dao; Duc-Hung Le; Van-Phuc Hoang; Trong-Thuc Hoang; Cong-Kha Pham
ラスト(シニア)オーサー, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 出版日 2024年08月27日, 査読付
研究論文（学術雑誌） - A Resource-Efficient Multi-core Multi-thread RISC-V-based System-on-Chip
Binh Kieu-Do-Nguyen; Khai-Duy Nguyen; Nguyen The Binh; Tuan-Kiet Dang; Duc-Hung Le; Cuong Pham-Quoc; Ngoc-Thinh Tran; Cong-Kha Pham; Trong-Thuc Hoang
2024 21st International SoC Design Conference (ISOCC), IEEE, 掲載ページ 310-311, 出版日 2024年08月19日, 査読付
研究論文（国際会議プロシーディングス） - Designing and Implementing a 2D Integer DCT Hardware Accelerator Fully Compatible with Versatile Video Coding
Nhu-Hoang Nguyen; Tan-Phat Dang; Thanh-Dat Bui; Trong-Thuc Hoang; Cong-Kha Pham; Huu-Thuan Huynh
Computational Science and Its Applications – ICCSA 2024 Workshops, Springer Nature Switzerland, 掲載ページ 110-121, 出版日 2024年07月30日, 査読付
論文集(書籍)内論文 - Compact and Low-Latency FPGA-Based Number Theoretic Transform Architecture for CRYSTALS Kyber Postquantum Cryptography Scheme
Binh Kieu-Do-Nguyen; Nguyen The The Binh; Cuong Pham-Quoc; Huynh Phuc Nghi; Ngoc-Thinh Tran; Trong-Thuc Hoang; Cong-Kha Pham
ラスト(シニア)オーサー, Information, MDPI AG, 15巻, 7号, 掲載ページ 400-400, 出版日 2024年07月11日, 査読付, In the modern era of the Internet of Things (IoT), especially with the rapid development of quantum computers, the implementation of postquantum cryptography algorithms in numerous terminals allows them to defend against potential future quantum attack threats. Lattice-based cryptography can withstand quantum computing attacks, making it a viable substitute for the currently prevalent classical public-key cryptography technique. However, the algorithm’s significant time complexity places a substantial computational burden on the already resource-limited chip in the IoT terminal. In lattice-based cryptography algorithms, the polynomial multiplication on the finite field is well known as the most time-consuming process. Therefore, investigations into efficient methods for calculating polynomial multiplication are essential for adopting these quantum-resistant lattice-based algorithms on a low-profile IoT terminal. Number theoretic transform (NTT), a variant of fast Fourier transform (FFT), is a technique widely employed to accelerate polynomial multiplication on the finite field to achieve a subquadratic time complexity. This study presents an efficient FPGA-based implementation of number theoretic transform for the CRYSTAL Kyber, a lattice-based public-key cryptography algorithm. Our hybrid design, which supports both forward and inverse NTT, is able run at high frequencies up to 417 MHz on a low-profile Artix7-XC7A100T and achieve a low latency of 1.10μs while achieving state-of-the-art hardware efficiency, consuming only 541-LUTs, 680 FFs, and four 18 Kb BRAMs. This is made possible thanks to the newly proposed multilevel pipeline butterfly unit architecture in combination with employing an effective coefficient accessing pattern.
研究論文（学術雑誌） - A Trusted Execution Environment RISC-V System-on-Chip Compatible with Transport Layer Security 1.3
Binh Kieu-Do-Nguyen; Khai-Duy Nguyen; Tuan-Kiet Dang; Nguyen The The Binh; Cuong Pham-Quoc; Ngoc-Thinh Tran; Cong-Kha Pham; Trong-Thuc Hoang
Electronics, MDPI AG, 13巻, 13号, 掲載ページ 2508-2508, 出版日 2024年06月26日, 査読付, The Trusted Execution Environment (TEE) is designed to establish a safe environment that prevents the execution of unauthenticated programs. The nature of TEE is a continuous verification process with hashing, signing, and verifying. Such a process is called the Chain-of-Trust, derived from the Root-of-Trust (RoT). Typically, the RoT is pre-programmed, hard-coded, or embedded in hardware, which is locally produced and checked before booting. The TEE employs various cryptographic processes throughout the boot process to verify the authenticity of the bootloader. It also validates other sensitive data and applications, such as software connected to the operating system. TEE is a self-contained environment and should not serve as the RoT or handle secure boot operations. Therefore, the issue of implementing hardware for RoT has become a challenge that requires further investigation and advancement. The main objective of this proposal is to introduce a secured RISC-V-based System-on-Chip (SoC) architecture capable of securely booting a TEE using a versatile boot program while maintaining complete isolation from the TEE processors. The suggested design has many cryptographic accelerators essential for the secure boot procedure. Furthermore, a separate 32-bit MicroController Unit (MCU) is concealed from the TEE side. This MCU manages sensitive information, such as the root key, and critical operations like the Zero Stage BootLoader (ZSBL) and key generation program. Once the RoT is integrated into the isolated sub-system, it becomes completely unavailable from the TEE side, even after booting, using any method. Besides providing a secured boot flow, the system is integrated with essential crypto-cores supporting Transport Layer Security (TLS) 1.3. The chip is finally fabricated using the Complementary Metal–Oxide–Semiconductor (CMOS) 180 nm process.
研究論文（学術雑誌） - RISC-V SoC with NTT-Blackbox for CRYSTALS-Kyber Post-Quantum Cryptography
Duc-Thuan Dam; Trong-Hung Nguyen; Binh Kieu-Do-Nguyen; Trong-Thuc Hoang; Cong-Kha Pham
2024 9th International Conference on Integrated Circuits, Design, and Verification (ICDV), IEEE, 掲載ページ 49-54, 出版日 2024年06月06日, 査読付
研究論文（国際会議プロシーディングス） - S-Boxes with Optimal Strict Avalanche Criterion using Chaotic Map
Phuc-Phan Duong; Hieu Minh Nguyen; Ba-Anh Dao; Thai-Ha Tran; Binh Kieu-Do-Nguyen; Cong-Kha Pham; Trong-Thuc Hoang
2024 9th International Conference on Integrated Circuits, Design, and Verification (ICDV), IEEE, 2巻, 掲載ページ 85-90, 出版日 2024年06月06日, 査読付
研究論文（国際会議プロシーディングス） - Unified-pipelined NTT Architecture for Polynomial Multiplication in Lattice-based Cryptosystems
Trong-Hung Nguyen; Nguyen The Binh; Huynh Phuc Nghi; Cong-Kha Pham; Trong-Thuc Hoang
2024 IEEE International Symposium on Circuits and Systems (ISCAS), IEEE, 出版日 2024年05月19日, 査読付
研究論文（国際会議プロシーディングス） - A Unified OTP and PUF Exploiting Post-Program Current on Standard CMOS Technology
Ronaldo Serrano; Ckristian Duran; Marco Sarmiento; Khai-Duy Nguyen; Tetsuya Iizuka; Trong-Thuc Hoang; Cong-Kha Pham
ラスト(シニア)オーサー, 2024 IEEE International Symposium on Circuits and Systems (ISCAS), IEEE, 出版日 2024年05月19日, 査読付
研究論文（国際会議プロシーディングス） - Realization of Authenticated One-Pass Key Establishment on RISC-V Micro-Controller for IoT Applications
Tuan-Kiet Dang; Khai-Duy Nguyen; Binh Kieu-Do-Nguyen; Trong-Thuc Hoang; Cong-Kha Pham
ラスト(シニア)オーサー, Future Internet, MDPI AG, 16巻, 5号, 掲載ページ 157-157, 出版日 2024年05月03日, 査読付, Internet-of-things networks consist of multiple sensor devices spread over a wide area. In order to protect the data from unauthorized access and tampering, it is essential to ensure secure communication between the sensor devices and the central server. This security measure aims to guarantee authenticity, confidentiality, and data integrity. Unlike traditional computing systems, sensor node devices are often limited regarding memory and computing power. Lightweight communication protocols, such as LoRaWAN, were introduced to overcome these limitations. However, despite the lightweight feature, the protocol is vulnerable to different types of attacks. This proposal presents a highly secure key establishment protocol that combines two cryptography schemes: Elliptic Curve Qu–Vanstone and signcryption key encapsulation. The protocol provides a method to establish a secure channel that inherits the security properties of the two schemes. Also, it allows for fast rekeying with only one exchange message, significantly reducing the handshake complexity in low-bandwidth communication. In addition, the selected schemes complement each other and share the same mathematical operations in elliptic curve cryptography. Moreover, with the rise of a community-friendly platform like RISC-V, we implemented the protocol on a RISC-V system to evaluate its overheads regarding the cycle count and execution time.
研究論文（学術雑誌） - A High-Performance Non-Indexed Text Search System
Binh Kieu-Do-Nguyen; Tuan-Kiet Dang; Nguyen The Binh; Cuong Pham-Quoc; Huynh Phuc Nghi; Ngoc-Thinh Tran; Katsumi Inoue; Cong-Kha Pham; Trong-Thuc Hoang
ラスト(シニア)オーサー, Electronics, 13巻, 11号, 掲載ページ 1-21, 出版日 2024年05月, 査読付
研究論文（学術雑誌）, 英語 - A Novel ECG Signal Quality Index Method Based on Skewness-MODWT Analysis
Ta Viet Tai; Ma Pham Nhut Tan; Duong Hoang Tien; Nguyen Viet Ha; Trong-Thuc Hoang; Cong-Kha Pham; Tran Thi Thao Nguyen
IEEE Access, Institute of Electrical and Electronics Engineers (IEEE), 12巻, 掲載ページ 70184-70197, 出版日 2024年05月, 査読付
研究論文（学術雑誌） - Construction of Robust Lightweight S-Boxes Using Enhanced Logistic and Enhanced Sine Maps
Phuc-Phan Duong; Hieu Minh Nguyen; Ba-Anh Dao; Binh Kieu-Do-Nguyen; Thai-Ha Tran; Trong-Thuc Hoang; Cong-Kha Pham
ラスト(シニア)オーサー, IEEE Access, Institute of Electrical and Electronics Engineers (IEEE), 掲載ページ 1-18, 出版日 2024年05月, 査読付
研究論文（学術雑誌） - FPGA-Based Secured and Efficient Lightweight IoT Edge Devices with Customized RISC-V
Nguyen The Binh; Binh Kieu-Do; Trong-Thuc Hoang; Pham Cong-Kha; Cuong Pham-Quoc
2023 RIVF International Conference on Computing and Communication Technologies (RIVF), IEEE, 出版日 2023年12月23日, 査読付
研究論文（国際会議プロシーディングス） - A High-Performance Pipelined FPGA-SoC Implementation of SHA3-512 for Single and Multiple Message Blocks
Tan-Phat Dang; Tuan-Kiet Tran; Trong-Thuc Hoang; Cong-Kha Pham; Huu-Thuan Huynh
ラスト(シニア)オーサー, Intelligence of Things: Technologies and Applications, Springer Nature Switzerland, 掲載ページ 288-298, 出版日 2023年10月20日
論文集(書籍)内論文 - Optimizing ECC Implementations Based on SoC-FPGA with Hardware Scheduling and Full Pipeline Multiplier for IoT Platforms
Tuan-Kiet Tran; Tan-Phat Dang; Trong-Thuc Hoang; Cong-Kha Pham; Huu-Thuan Huynh
Intelligence of Things: Technologies and Applications, Springer Nature Switzerland, 掲載ページ 299-309, 出版日 2023年10月20日, 査読付
論文集(書籍)内論文 - An Efficient Cryptographic Accelerators for IoT System Based on Elliptic Curve Digital Signature
Huu Thuan Huynh; Tan Phat Dang; Trong Thuc Hoang; Cong Kha Pham; Tuan Kiet Tran
Communications in Computer and Information Science, 1950 CCIS巻, 掲載ページ 106-118, 出版日 2023年10月, 査読付
研究論文（国際会議プロシーディングス） - Efficiency System-level SHA-3 Accelerator for IoT
Thuan Huu Huynh; Phat Tan Dang; Kiet Tuan Tran; Thuc Trong Hoang; Kha Cong Pham
出版日 2023年08月18日, 査読付 - Design of an SoC Based on 32-Bit RISC-V Processor with Low-Latency Lightweight Cryptographic Cores in FPGA
Khai-Minh Ma; Duc-Hung Le; Cong-Kha Pham; Trong-Thuc Hoang
Future Internet, MDPI AG, 15巻, 5号, 掲載ページ 186-186, 出版日 2023年05月19日, 査読付, The security of Internet of Things (IoTs) devices in recent years has created interest in developing implementations of lightweight cryptographic algorithms for such systems. Additionally, open-source hardware and field-programable gate arrays (FPGAs) are gaining traction via newly developed tools, frameworks, and HDLs. This enables new methods of creating hardware and systems faster, more simply, and more efficiently. In this paper, the implementation of a system-on-chip (SoC) based on a 32-bit RISC-V processor with lightweight cryptographic accelerator cores in FPGA and an open-source integrating framework is presented. The system consists of a 32-bit VexRiscv processor, written in SpinalHDL, and lightweight cryptographic accelerator cores for the PRINCE block cipher, the PRESENT-80 block cipher, the ChaCha stream cipher, and the SHA3-512 hash function, written in Verilog HDL and optimized for low latency with fewer clock cycles. The primary aim of this work was to develop a customized SoC platform with a register-controlled bus suitable for integrating lightweight cryptographic cores to become compact embedded systems that require encryption functionalities. Additionally, custom firmware was developed to verify the functionality of the SoC with all integrated accelerator cores, and to evaluate the speed of cryptographic processing. The proposed system was successfully implemented in a Xilinx Nexys4 DDR FPGA development board. The resources of the system in the FPGA were low with 11,830 LUTs and 9552 FFs. The proposed system can be applicable to enhancing the security of Internet of Things systems.
研究論文（学術雑誌） - A flexible and efficient FPGA-based random forest architecture for IoT applications
Trung Pham Dinh; Cuong Pham-Quoc; Tran Ngoc Thinh; Binh Kieu Do Nguyen; Pham Cong Kha
Internet of Things, Elsevier BV, 掲載ページ 100813-100813, 出版日 2023年05月, 査読付
研究論文（学術雑誌）, 英語 - Transition Factors of Power Consumption Models for CPA Attacks on Cryptographic RISC-V SoC
Thai Ha Tran; Ba Anh Dao; Trong Thuc Hoang; Van Phuc Hoang; Cong Kha Pham
IEEE Transactions on Computers, 出版日 2023年03月, 査読付
研究論文（学術雑誌） - A cross-process Spectre attack via cache on RISC-V processor with trusted execution environment.
Anh-Tien Le; Trong-Thuc Hoang; Ba-Anh Dao; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham
Computers & Electrical Engineering, Elsevier {BV}, 105巻, 掲載ページ 108546-108546, 出版日 2023年01月, 査読付
研究論文（学術雑誌）, 英語 - A 3.65 Gb/s Area-Efficiency ChaCha20 Cryptocore
Ronaldo Serrano; Marco Sarmiento; Ckristian Duran; Trong-Thuc Hoang; Cong-Kha Pham
Proc. of 19th International SoC Conference (ISOCC 2022), 19th International SoC Conference (ISOCC 2022), 掲載ページ 79-80, 出版日 2022年10月19日, 査読付, In the last decade, the efforts to provide a secure
channel for end-to-end communications have focused on developing
high-throughput, side-channel resistant, and hardware
efficiency implementations in the Advanced Encryption Standard
(AES). However, the relevance of the ChaCha20 cipher increases
due to the addition in Transport Layer Security 1.3, generating
another solution different than AES to provide a secure
channel in end-to-end communications in computer networks.
This paper shows the hardware efficiency perspective on the
ChaCha20 cipher. The ChaCha20 is implemented in a 0.18μm
standard CMOS technology, occupying a 25.05-kGE. In addition,
the implementation reports a 67.17-mW and 145-Kbps/GE of
power consumption and hardware efficiency, respectively. The
ChaCha20 implementation increased 40% of hardware efficiency
compared with the related works.
研究論文（国際会議プロシーディングス）, 英語 - A Novel Ring Oscillator PUF for FPGA Based on Feedforward Ring Oscillators
Tuan-Kiet Dang; Ronaldo Serrano; Trong-Thuc Hoang; Cong-Kha Pham
Proc. of 19th International SoC Conference (ISOCC 2022), 19th International SoC Conference (ISOCC 2022), 掲載ページ 87-88, 出版日 2022年10月19日, 査読付, A Physical Unclonable Function (PUF) exploits
uncontrollable variations in manufacturing to characterize an integrated circuit. There have been many PUF designs proposed which apply different strategies to extract process variation on Field Programmable Gate Arrays (FPGAs). Ring Oscillator PUF (RO PUF) is one of the FPGA-friendly designs taking advantage of the difference in hardware delay to generate an unpredictable output of a silicon device. This paper proposes a novel variation of RO PUF on FPGA based on feedforward ring oscillators (FRO). The experiment results of FRO PUF are conducted on Xilinx Artix-7 FPGA and illustrate satisfactory results in uniqueness, uniformity, and reliability with 50.23%, 52.64%, and 95.92%, respectively.
研究論文（国際会議プロシーディングス）, 英語 - A Unified PUF and Crypto Core Exploiting the Metastability in Latches
Ronaldo Serrano AND Ckristian Duran AND Marco Sarmiento AND Tuan-Kiet Dang AND Trong-Thuc Hoang AND Cong-Kha Pham
Future Internet 2022, 14巻, 10号, 掲載ページ 1-12, 出版日 2022年10月17日, 査読付
研究論文（学術雑誌）, 英語 - A System-on-Chip for IoT Applications with 16-bit Tiny Processor
Dang Tuan Kiet; Khai-Duy Nguyen; Nguyen Quang Nhu Quynh; Trong-Thuc Hoang; Cong-Kha Pham
Proc. of 2022 International Conference on IC Design and Technology (ICICDT), 2022 International Conference on IC Design and Technology (ICICDT), 掲載ページ 1-4, 出版日 2022年09月21日, 査読付, In an Internet of Things (IoT) system, many embedded
devices are deployed to gather massive amounts of information. These devices may collect indexes of natural substances (air, soil, water) or physiological parameters to provide data for later assessment on environmental conditions or improving healthcare. Gathering this information requires embedded processors to execute lightweight tasks involving sensing and communication
through a wireless channel. This paper presents a low-area System on Chip (SoC) capable of performing sensing tasks for IoT applications. The SoC contains an accumulated architecture 16-bit processor, 512-Byte and 1-Kilobyte Random Access Memory (RAM) blocks for data and instruction, a General-Purpose In-Outs (GPIO), and a Serial Peripheral Interface (SPI) and a programmer. The SoC has been synthesized in 65-nm Silicon-On-Thin-Box (SOTB) technology and occupies 350×600-μm2. The processor area represents only 3.56% of the total SoC. The implementation of FPGA (Altera Cyclone IV EP4CE115) costs 373 LUTs, 202 Flip-flops, and 2 Block RAMs.
研究論文（国際会議プロシーディングス）, 英語 - High-speed FPGA-based Design and Implementation of Text Search Processor
Binh Kieu-Do-Nguyen; Dang Tuan Kiet; Trong-Thuc Hoang; Katsumi Inoue; Toshinori Usugi; Masanori Odaka; Shuichi Kameyama; Cong-Kha Pham
Proc. of 2022 International Conference on IC Design and Technology (ICICDT), 2022 International Conference on IC Design and Technology (ICICDT), 掲載ページ 1-4, 出版日 2022年09月21日, 査読付, In the age of computer evolution, the number of data grows swiftly. Moreover, the requirement of extracting the
information from the database becomes urgent. Full-text search provides methods to quickly locate multiple keywords inside extensive text data and has gained more consideration in recent years. The proposed tools, such as Lucene, Hyper Estraier, and Namazu, are based on general-purpose processors. They spend more time on index input documents and require more space to store these indexes. In this work, we provide a text search processor design that could perform the full-text search without indexing. The text search processor offers a high-performance, high-level of parallelism and scalability. The design is deployed
on Field Programmable Gate Arrays (FPGA) platforms. More
than 70K processing units can be integrated on Xilinx Alveo U50. The working frequency achieves 266-MHz after place and route.
研究論文（国際会議プロシーディングス）, 英語 - A High-Performance FPGA-Based Feature Engineering Architecture for Intrusion Detection System in SDN Networks
Tran Hoang Quoc Bao; Long Tan Le; Tran Ngoc Thinh; Cong-Kha Pham
Intelligence of Things: Technologies and Applications, Springer International Publishing, 掲載ページ 259-268, 出版日 2022年08月 - An Efficient Masking Method for AES Using Tower Fields
Khac-Hoan Pham; Thai-Ha Tran; Thi-Phuong Nguyen; Cong-Kha Pham
Proc. of 2022 IEEE Ninth International Conference on Communications and Electronics (ICCE), 2022 IEEE Ninth International Conference on Communications and Electronics (ICCE), 掲載ページ 207-212, 出版日 2022年07月27日, 査読付, A combination of the Boolean masking with the multiplicative masking for AES S-box is secured against side-channel attacks, particularly power analysis attacks. However, it is paid for by significantly increasing the complexity of the S-box implementation in hardware. This paper proposes a masking method based on the inversion in the tower field to cope with that problem. The experimental results show that the proposed method assures security against CPA up to 30,000 traces with the AES-TFM-2 scheme and more than 12,660 traces with the AES-TFM-1 one. There is a trade-off between the security level and the hardware implementation cost of the two proposed schemes. However, the technique reduces that cost considerably compared to existing approaches, and it is also secured against zero-value attacks.
研究論文（国際会議プロシーディングス）, 英語 - A Unified NVRAM and TRNG in Standard CMOS Technology
Ronaldo Serrano AND Ckristian Duran AND Marco Sarmiento AND Cong-Kha Pham
IEEE Access, 10巻, 掲載ページ 79213-79221, 出版日 2022年07月25日, 査読付
研究論文（学術雑誌）, 英語 - High-performance Multi-function HMAC-SHA2 FPGA Implementation
Binh Kieu-Do-Nguyen; Trong-Thuc Hoang; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham
Proc. of 2022 20th IEEE Interregional NEWCAS Conference (NEWCAS), 2022 20th IEEE Interregional NEWCAS Conference (NEWCAS), 掲載ページ 30-34, 出版日 2022年06月19日, 査読付, Today, Hash-based Message Authentication Code with Secure Hash Algorithm 2 (HMAC-SHA2) is widely used in modern protocols, such as in Internet Protocol Security (IPSec) and Transport Layer Security (TLS). Many authors proposed their HMAC-SHA2 hardware implementations. Some targeted a high-performance design, while others aimed to satisfy an area constraint. Those implementations are acceptable for applications that require only low-cost or high throughput. However, some applications, such as Software-Defined Networking (SDN), Internet-of-Thing (IoT), and Wireless Sensor Network (WSN), need an efficient design that can satisfy both merits. In this paper, an FPGA implementation is proposed that can operate on multiple HMAC-SHA2 variants without re-synthesize. The proposed architecture achieves high performance with a low-cost area. The experimental results show that it can run up to 380-MHz, more than 4.8 Giga-bit-per-second (Gbps), with fewer resources compared to other similar designs.
研究論文（国際会議プロシーディングス）, 英語 - Low-Cost Area-Efficient FPGA-Based Multi-Functional ECDSA/EdDSA
Binh Kieu-Do-Nguyen AND Cuong Pham-Quoc AND Ngoc-Thinh Tran AND Cong-Kha Pham AND Trong-Thuc Hoang
Cryptography 2022, {MDPI AG}, 10巻, 掲載ページ 1-14, 出版日 2022年05月10日, 査読付
研究論文（学術雑誌）, 英語 - ChaCha20–Poly1305 Authenticated Encryption with Additional Data for Transport Layer Security 1.3
Ronaldo Serrano; Ckristian Duran; Marco Sarmiento; Cong-Kha Pham; Trong-Thuc Hoang
Cryptography 2022, 10巻, 掲載ページ 1-12, 出版日 2022年05月10日, 査読付
研究論文（学術雑誌）, 英語 - Systems on a Chip with 8bits and 32bits Processors in 0.18μm Technology for IoT Applications
Marco Sarmiento; Khai-Duy Nguyen; Ckristian Duran; Trong-Thuc Hoang; Ronaldo Serrano; Koichiro Ishibashi; Cong-Kha Pham
IEEE Transactions on Circuits and Systems II: Express Briefs, IEEE, 69巻, 5号, 掲載ページ 2438-2442, 出版日 2022年05月, 査読付, The Internet-of-Things applications use embedded processors to execute lightweight tasks for sensing and management of communications. These applications use different energy reducing strategies such as clock gating and domain switching. However, some power supplies for sensor systems are designed for low-power delivery rather than low-energy battery consumption. Regarding power consumption, it is important to choose the system-based processor in which some variables are taken into account. Depending on the final IoT application, such variables are power consumption, area, performance, and software tools. This paper presents an 8bits and 32bits based System on Chip (SoC) in a General Purpose (GP) CMOS technology. The two processors are implemented in the same tape-out and the same peripherals. The experiment results show a 1.69μW and 1.76μW in the 32bits and 8bits SoC, respectively. In terms of area, the 32bits processor is 46% overhead of the 8bits processor, with 6.6-kGE over 3.6-kGE. Finally, the 32bits SoC presents a 1.11 DMIPS and 8bits SoC a 1.38 DMIPS.
研究論文（学術雑誌）, 英語 - Trusted Execution Environment Hardware by Isolated Heterogeneous Architecture for Key Scheduling
Trong-Thuc Hoang; Ckristian Duran; Ronaldo Serrano; Marco Sarmiento; Khai-Duy Nguyen; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham
IEEE Access, Institute of Electrical and Electronics Engineers (IEEE), 掲載ページ 1-1, 出版日 2022年04月
研究論文（学術雑誌） - A Robust and Healthy Against PVT Variations TRNG based on Frequency Collapse
Ronaldo Serrano; Ckristian Duran; Marco Sarmiento; Trong-Thuc Hoang; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham
IEEE Access, Institute of Electrical and Electronics Engineers (IEEE), 掲載ページ 1-1, 出版日 2022年04月
研究論文（学術雑誌） - Low Complexity Correlation Power Analysis by Combining Power Trace Biasing and Correlation Distribution Techniques
Ngoc-Tuan Do AND Van-Phuc Hoang AND Cong-Kha Pham
IEEE Access, 10巻, 掲載ページ 17578-17589, 出版日 2022年02月10日, 査読付
研究論文（学術雑誌）, 英語 - A Combined Blinding-Shuffling Online Template Attacks Countermeasure Based on Randomized Domain Montgomery Multiplication
Bien-Cuong Nguyen; Cong-Kha Pham
Proc. of 2022 IEEE International Conference on Consumer Electronics (ICCE), 2022 IEEE International Conference on Consumer Electronics (ICCE), 掲載ページ 1-6, 出版日 2022年01月07日, 査読付, Online template attacks (OTA), high-efficiency side-channel attacks, are initially presented to attack the elliptic curve scalar. The modular exponentiation is similarly vulnerable to OTA. The correlation between modular multiplication's intermediate products is a crucial leakage of the modular exponent. This paper proposed a practical OTA countermeasure based on randomized domain Montgomery multiplication, which combines blinding and shuffling methods to eliminate the correlation between modular multiplication's inner products without additional computation requirements. The proposed OTA countermeasure is implemented on the Sakura-G board with a suppose that the target board and template board are identical. The experiment results show that the proposed countermeasure is sufficient to protect the modular exponentiation from OTA.
研究論文（国際会議プロシーディングス）, 英語 - Design of a High-speed 8-bit Flash ADC using Double-Tail Comparator on 180nm CMOS Process
Hong-Hai Thai; Cong-Kha Pham; Duc-Hung Le
Proc. of 2021 8th NAFOSTED Conference on Information and Computer Science (NICS), 2021 8th NAFOSTED Conference on Information and Computer Science (NICS), 掲載ページ 1-4, 出版日 2021年12月21日, 査読付, This paper presents a high-speed 8-bit Flash ADC. The design, which is considered as a mixed-signal type, includes two main blocks – comparator and encoder. The comparator block contains a TIQ comparator, a control circuit, and a proposed architecture of a Double-Tail (DT) comparator. The advantage of using the DT comparator is to reduce the half number of comparators which helps reduce the design area. The comparator is implemented with custom analog design meanwhile, the encoder block is designed with digital design flow. This mixed-signal circuit is designed and simulated on 180nm CMOS technology. The 8-bit Flash ADC only employs 128 comparators. The applied input clock for testing is 50 MHz with the input voltage ranging from 0.6V to 1.8V. Comparator block outputs 127 bits of thermometer code and sends them to the encoder, which exports 7 LSB bits of the binary code. The MSB bit is decided by only one DT comparator.
研究論文（国際会議プロシーディングス）, 英語 - A Low-Power Low-Area SoC based in RISC-V Processor for IoT Applications
Ronaldo Serrano; Marco Sarmiento; Ckristian Duran; Khai-Duy Nguyen; Trong-Thuc Hoang; Koichiro Ishibashi; Cong-Kha Pham
Proc. of 2021 18th International SoC Design Conference (ISOCC), 2021 18th International SoC Design Conference (ISOCC), 掲載ページ 1-4, 出版日 2021年11月21日, 査読付, The IoT applications use embedded processors to execute lightweight tasks for sensing and management of communications, using different energy harvesting strategies. However, many IoT applications need a low-power consumption for the limitation of power supplies. This paper presents a low-power low-area System On a Chip (SoC) for IoT applications with a stable power supply. The SoC consists of a microprocessor, a 1-KB of Static Random Access Memory (SRAM), a debug module, a timer, a General-Purpose In-Outs (GPIO), and a Serial Peripheral Interface (SPI) programmer. The processor uses a RISC-V Instruction Set Architecture (ISA). The implementation is fabricated in 0.18µm CMOS General Purpose (GP) technology, occupies a 750µm x 536µm. The microprocessor represents only 7.6% of the area of all SoC. The measures denote a 2.17µW with a 1V of supply voltage and 32KHz operating clock frequency.
研究論文（国際会議プロシーディングス）, 英語 - ChaCha20-Poly1305 Crypto Core Compatible with Transport Layer Security 1.3
Ronaldo Serrano; Ckristian Duran; Trong-Thuc Hoang; Marco Sarmiento; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham
Proc. of 2021 18th International SoC Design Conference (ISOCC), 2021 18th International SoC Design Conference (ISOCC), 掲載ページ 1-4, 出版日 2021年11月21日, 査読付, The security of the information represents a vital part of all communications protocols. In computer networks, Transport Layer Security (TLS) represents the majority of the use of secure channels for end-to-end communications. However, the efforts are directed only to optimize the software implementations. This paper shows an Authenticated Encryption with Associated Data (AEAD) hardware implementation of ChaCha20-Poly1305 compatible with TLS 1.3. Compared to a software implementation in a RISC-V environment, the performance increase by 7. The AEAD implementation reaches a speed of 21.5-cycle/byte.×The design is implemented in Xilinx Virtex-7 XC7VX485T Field-Programmable Gate Array (FPGA), using 7897 Look-Up Tables (LUT) and 4840 Flip-Flops (FF), represented in 26% of ChaCha20 and 54% of Poly1305.
研究論文（国際会議プロシーディングス）, 英語 - A Power-efficient Implementation of SHA-256 Hash Function for Embedded Applications
Binh Kieu-Do-Nguyen; Trong-Thuc Hoang; Cong-Kha Pham; Cuong Pham-Quoc
Proc. of 2021 International Conference on Advanced Technologies for Communications (ATC), 2021 International Conference on Advanced Technologies for Communications (ATC), 掲載ページ 1-4, 出版日 2021年10月14日, 査読付, SHA-256 is a well-known algorithm widely used in many security applications. The algorithm provides a sufficient level of safety and can be performed efficiently by FPGA devices due to its high parallelism level. This paper presents a high-throughput, low hardware resources usage, and power-efficiency architecture of the SHA-256 algorithm targeting FPGA-based embedded platforms. The SHA-256 computing core takes advantage of the specific architecture of FPGA to achieve high performance. We implement the SHA-256 computing core with hardware description languages so that the computing core is technology-independent. Therefore, the computing core is suitable for building applications with various FPGA-based platforms. We conduct several experiments with both simulation and SoC boards. The experimental results show that the core achieves the same functionality, performance, and power consumption when implemented on different FPGA families. The implemented system with our SHA-256 computing core can function at 139.04 MHz, achieving a bandwidth of up to 1.04 Gbps. The SHA-256 computing core is power-efficient when consuming only 0.072 W with the minimum configuration.
研究論文（国際会議プロシーディングス）, 英語 - A Sub-μW Reversed-Body-Bias 8-bit Processor on 65-nm Silicon-on-Thin-Box (SOTB) for IoT Applications
Marco Sarmiento; Khai-Duy Nguyen; Ckristian Duran; Trong-Thuc Hoang; Ronaldo Serrano; Van-Phuc Hoang; Xuan-Tu Tran; Koichiro Ishibashi; Cong-Kha Pham
IEEE Transactions on Circuits and Systems II: Express Briefs, IEEE, 68巻, 9号, 掲載ページ 3182-3186-24786, 出版日 2021年09月, 査読付, This brief presents a sub-μW 8-bit processor which is suitable for such IoT applications. The processor implements the Open8 Instruction Set Architecture (ISA) with an 8-bit datapath and 16-bit bus addressing. The chip contains the processor and a 4-KB of Static Random-Access-Memory (SRAM), and is fabricated by the 65-nm Silicon-On-Thin-Box (SOTB) process. The SOTB process is one of the Fully-Depleted Silicon-On-Insulator (FD-SOI) technology. Hence, the ability to control biasing voltages is one of its key advantages to achieve low-power. The experimental results show that the power consumption at the reverse-body bias can reach down to 50-nW with 0.5-V supply voltage and 32-KHz operating clock frequency. The completed microcontroller consists of the Open8 processor, 32-KB of Read-Only-Memory (ROM), 4-KB of SRAM, Serial Peripheral Interface (SPI), SPI programmer, debug module, General-Purpose In-Outs (GPIOs), and UART. The system was tested using an XC7A100T Xilinx Field-Programmable Gate Array (FPGA); it yielded 1.8% of the total FPGA utilization.
研究論文（学術雑誌）, 英語 - A trigonometric hardware acceleration in 32-bit RISC-V microcontroller with custom instruction
Nguyen, K.-D.; Kiet, D.T.; Hoang, T.-T.; Quynh, N.Q.N.; Tran, X.-T.; Pham, C.-K.
IEICE Electronics Express, The Institute of Electronics, Information and Communication Engineers (IEICE), 18巻, 16号, 掲載ページ 1-6, 出版日 2021年08月25日, 査読付
研究論文（学術雑誌）, 英語 - A CORDIC-based Trigonometric Hardware Accelerator with Custom Instruction in 32-bit RISC-V System-on-Chip
Khai-Duy Nguyen; Dang Tuan Kiet; Trong-Thuc Hoang; Nguyen Quang Nhu Quynh; Cong-Kha Pham
Proc. of The Hot Chips 33, Hot Chips, 掲載ページ 1-13, 出版日 2021年08月22日, 査読付, This poster presents a 32-bit Reduced Instruction Set Computer five (RISC-V) microprocessor with a COordinate
Rotation DIgital Computer (CORDIC) algorithm accelerator. The implemented core processor is the VexRiscv CPU, an RV32IM variant of the RISC-V ISA processor. Within the VexRiscv core, the CORDIC accelerator was connected directly to the Execute stage. The core was placed in Briey System-on-Chip (SoC) and was synthesized on Field Programmable Gate Array (FPGA) and on Application Specific Integrated Chip (ASIC) level with the cell logic of ROHM 180nm technology
研究論文（国際会議プロシーディングス）, 英語 - System-on-Chip Implementation of Trusted Execution Environment with Heterogeneous Architecture
Trong-Thuc Hoang; Ckristian Duran; Ronaldo Serrano; Marco Sarmiento; Khai-Duy Nguyen; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham; Presenter: Trong-Thuc Hoang; National Institute of; Advanced Industrial Science; Technology (AIST; Tokyo, Japa
Proc. of The Hot Chips 33, Hot Chips, 掲載ページ 1-16, 出版日 2021年08月22日, 査読付, This poster presents a Trusted Execution Environment (TEE) hardware implementation based on a heterogeneous
architecture. The TEE verifies the integrity of software applications based on a chain of trust with the initial
authentication. The chain-of-trust is implemented in software, using TEE hardware crypto-processors. The initial
authentication is called the Root-of-Trust (RoT), and the isolated 32-bit system handles it. On the peripheral bus,
there are several cryptography accelerators implemented such as SHA3, ED25519, AES, and a True Random Number Generator (TRNG). The TRNG module has not only the public channel over the peripheral bus but also a special private channel just for the isolated core. The proposed system was implemented in a 5mm x 5mm die by the 180-nm ROHM process library.
研究論文（国際会議プロシーディングス）, 英語 - A proposal for enhancing training speed in deep learning models based on memory activity survey
Kiet, D.T.; Kieu-Do-Nguyen, B.; Hoang, T.-T.; Nguyen, K.-D.; Tran, X.-T.; Pham, C.-K.
IEICE Electronics Express, The Institute of Electronics, Information and Communication Engineers (IEICE), 18巻, 15号, 掲載ページ 1-6, 出版日 2021年08月10日, 査読付
研究論文（学術雑誌）, 英語 - Convergence of 5G Technologies, Artificial Intelligence and Cybersecurity of Networked Societies for the Cities of Tomorrow
Trung Q. Duong; Van-Phuc Hoang; Cong-Kha Pham
Mobile Networks and Applications, Springer, 26巻, 4号, 掲載ページ 1747-1749, 出版日 2021年08月01日
研究論文（学術雑誌）, 英語 - 極低電圧用チャージポンプ回路
長岡慶一; 範 公可
電子情報通信学会論文誌 C, 電子情報通信学会, J104-C巻, 8号, 掲載ページ 225-232, 出版日 2021年08月01日, 査読付, 近年，環境中に存在するエネルギーから電力を収穫するエネルギーハーベスティングは多くの無線センサーへの電源供給方法として注目されている．しかし，エネルギーハーベスティングによって得られる電圧は非常に低い．これらの電圧をLSIの電源電圧として十分な大きさまで変換するには低電圧で動作可能な昇圧回路が必要である．そこで本論文では，100mVから昇圧可能な極低電圧用チャージポンプ回路を提案する．
研究論文（学術雑誌）, 日本語 - Exploiting the Back-Gate Biasing Technique as a Countermeasure Against Power Analysis Attacks
Ba-Anh Dao; Trong-Thuc Hoang; Anh-Tien Le; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham
IEEE Access, IEEE, 9巻, 掲載ページ 24768-24786, 出版日 2021年02月05日, 査読付, Fully depleted silicon-on-insulator (FD-SOI) technology is renowned for its back-gate bias voltage controllability. It allows devices fabricated with FD-SOI technology to be optimized for low power consumption or high performance with proper back-gate biases, depending on the required application. This article proposes using the back-gate biasing technique in novel countermeasures against power analysis attacks. Theoretical explanations are discussed, and realistic differential power analysis (DPA) attacks, targeting AES-128 encryption on a 65-nm STOB 32-bit RISC-V microcontroller, are conducted to justify the proposed idea. The experimental results show that when compared with applying no bias, applying our first proposal, which involves using forward back-gate bias, not only improves the test device performance but also enhances its resistance to DPA attacks. Moreover, vulnerability to DPA attacks is kept unchanged when a reverse back-gate bias is applied to achieve low power consumption. The DPA resistance is even more vital when combining the back-gate bias technique with a lower supply voltage.
研究論文（学術雑誌）, 英語 - Correlation Power Analysis Attack Resisted Cryptographic RISC-V SoC with Random Dynamic Frequency Scaling Countermeasure
Ba-Anh Dao; Trong-Thuc Hoang; Anh-Tien Le; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham
IEEE Access, Institute of Electrical and Electronics Engineers (IEEE), 掲載ページ 1-1, 出版日 2021年
研究論文（学術雑誌） - A Fully Digital True Random Number Generator With Entropy Source Based in Frequency Collapse
Ronaldo Serrano; Ckristian Duran; Trong-Thuc Hoang; Marco Sarmiento; Khai-Duy Nguyen; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham
IEEE Access, Institute of Electrical and Electronics Engineers (IEEE), 9巻, 掲載ページ 105748-105755, 出版日 2021年
研究論文（学術雑誌） - Cryptographic Accelerators for Trusted Execution Environment in RISC-V Processors
Trong-Thuc Hoang; Ckristian Duran; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham
Proc. of The IEEE International Symposium on Circuits and Systems (ISCAS 2020), IEEE, 掲載ページ 1-4, 出版日 2020年10月10日, 査読付, The trusted execution environment protects data by taking advantage of memory isolation schemes. Most of the software implementations on security enclaves offer a framework that can be implemented on any processor architecture. Assuming that privilege escalation is not possible through software means, the only way to access protected data is over authentication over a driver in kernel mode. However, the use of hardware back-doors cannot prevent processor execution in more privileged modes. Implementation of kernel-mode allows the reading of sensitive data over the protected regions of memory. In this work, a proposal of crypto-accelerator is described. The peripheral bus in the proposed architecture features a write-only secure memory. That means the cryptography operations on the software level can not read the sensitive data from that secure memory. This approach suppresses any cache coherence manipulator and fault execution-related attacks against reading sensitive data. The peripheral can be useful to accelerate the cryptography operations, and store securely intermediate calculations as well as storing secure keys.
研究論文（国際会議プロシーディングス）, 英語 - Heterogeneous Hardware-assisted Parallel Processing for BWA-MEM DNA Alignment
Binh Kieu-Do-Nguyen; Cuong Pham-Quoc; Cong-Kha Pham
Proceedings - 2020 RIVF International Conference on Computing and Communication Technologies, RIVF 2020, Institute of Electrical and Electronics Engineers Inc., 出版日 2020年10月01日
研究論文（国際会議プロシーディングス）, 英語 - Low-power High-performance 32-bit RISC-V Microcontroller on 65-nm Silicon-On-Thin-BOX (SOTB) Date of Evaluation
Trong-Thuc Hoang; Ckristian Duran; Khai-Duy Nguyen; Tuan-Kiet Dang; Quynh Nguyen; Quang Nhu; Phuc Hong Than; Xuan-Tu Tran; Duc-Hung Le; Akira Tsukamoto; Kuniyasu Suzaki; Cong-Kha Pham
IEICE Electronics Express, The Institute of Electronics, Information and Communication Engineers (IEICE), 17巻, 10号, 掲載ページ 1-6, 出版日 2020年09月04日, 査読付, In this paper, a 32-bit RISC-V microcontroller in a 65-nm Silicon-On-Thin-BOX (SOTB) chip is presented. The system is developed based on the VexRiscv Central Processing Unit (CPU) with the Instruction Set Architecture (ISA) extensions of RV32IM. The proposed SoC performs the Dhrystone and Core mark benchmarks with the results of 1.27 DMIPS/MHz and 2.4 Coremark/MHz, respectively. The layout occupies 1.32-mm2ofdie area, which equivalents to 349,061 of NAND2 gate-counts. The 65-nmSOTB process is chosen not only because of its low-power feature but also because of the back-gate biasing technique that allows us to control the microcontroller to favor the low-power or the high-performance operations. The measurement results show that the highest operating frequency of 156-MHz is achieved at 1.2-V supply voltage (VDD) with+1.6-V back-gate bias voltage (VBB). The best power density of 33.4-uW/MHz is reached at 0.5-V VDD wit h+0.8-V VBB. The least current leakage of 3-nA is retrieved at0.5-V VDD with−2.0-V VBB
研究論文（学術雑誌）, 英語 - Dynamic Frequency Scaling as a countermeasure against simple power analysis attack in RISC-V processors.
Ba Anh Dao; Anh Tien Le; Trong Thuc Hoang; Akira Tsukamoto; Kuniyasu Suzakii; Cong Kha Pham
Proc. of The First International Workshop on Secure RISC-V (SECRISCV)., The First International Workshop on Secure RISC-V (SECRISCV)), 掲載ページ 1-4, 出版日 2020年08月23日, 査読付, Dynamic Frequency Scaling (DFS) is a technique related to dynamically changing the clock frequency of hardware modules during their operation. This paper demonstrates integrating DFS technique into an open-source RISC-V processor and used it as a simple, cost-effective countermeasure against Simple Power Analysis attack. The integrated processor is implemented in Sakura-X FPGA board for experiments. Results from experiments show that the DFS module can cover up sensitive information in measured power traces while hardware resources requirements of the processor are virtually unchanged.
研究論文（国際会議プロシーディングス）, 英語 - TEE Boot Procedure with Crypto accelerators in RISC-V Processors
Ckristian Duran; Trong Thuc Hoang; Akira Tsukamoto; Kuniyasu Suzaki; Cong Kha Pham
Proc. of Fourth Workshop on Computer Architecture Research with RISC-V (CARRV 2020), Fourth Workshop on Computer Architecture Research with RISC-V (CARRV 2020)), 掲載ページ 1-4, 出版日 2020年05月30日, 査読付, In this paper, a Trusted Execution Environment (TEE) boot procedure with RISC-V processors and crypto-accelerators is presented. The RISC-V system consists of dual cores of Rocket Chip and an SHA-3 accelerator connected on the peripheral bus. Together with the Ed25519 computation on software, the TEE boot procedure, which based on the Keystone framework, is implemented. The Keystone framework provides TEE that can protect data by taking advantage of the Physical Memory Protection (PMP) of the RISC-V ISA. The completed system is built and tested on an Altera
Field-Programmable Gate Array (FPGA). The experimental results show that the calculation process for any bootloader payload to authenticate can be reduced about 2.5 decades of milliseconds in comparison with pure software approaches.
研究論文（国際会議プロシーディングス）, 英語 - Experiment on Replication of Side Channel Attack via Cache of RISC-V Berkeley Out-of-Order Machine (BOOM) Implemented on FPGA
Anh-Tien Le; Ba-Anh Dao; Kuniyasu Suzaki; Cong Kha Pham
Proc. of Fourth Workshop on Computer Architecture Research with RISC-V (CARRV 2020), Fourth Workshop on Computer Architecture Research with RISC-V (CARRV 2020)), 掲載ページ 1-4, 出版日 2020年05月30日, 査読付, In this work, we start by describing the implementation and benchmark of the BOOM processor (RISC-V Berkeley
Out-of-Order Machine) on an FPGA board ZC706. Then compare the result with the RISC-V in-order scalar processor the
Rocket Core. Subsequently, we demonstrate a side-channel attack that exploits some characteristics of an Out-of-Order processor in general and the BOOM processor in particular. The experiment would be a premise for constructing a custom heterogeneous processor.
研究論文（国際会議プロシーディングス）, 英語 - Quick Boot of Trusted Execution Environment with Hardware Accelerators
Trong-Thuc Hoang; Christian Duran; Duc-Thinh Nguyen-Hoang; Duc-Hung Le; Akira Tsukamoto; Kuniyasu Suzak; Cong-Kha Pham
IEEE Access, IEEE, 8巻, **号, 掲載ページ 74015-74023, 出版日 2020年04月13日, 査読付, The Trusted Execution Environment (TEE) offers a software platform for secure applications. The TEE offers a memory isolation scheme and software authentication from a high privilege mode. The procedure uses different algorithms such as hashes and signatures, to authenticate the application to secure. Although the TEE hardware has been defined for memory isolation, the security algorithms often are executed using software implementations. In this paper, a RISC-V system compatible with TEEs featuring security algorithm accelerators is presented. The hardware accelerators are the SHA-3 hash and the Ed25519 elliptic curve algorithms. TileLink is used for the communications between the processor and the register of the accelerators. For the TEE boot, the software procedures are switched with the accelerated counterpart. Comparing to the software approach, a 2.5-decade increment is observed in the throughput of the signature procedure using the SHA-3 acceleration for big chunks of data. The Ed25519 performs 90% better compared to the software counterpart in execution times.
研究論文（学術雑誌）, 英語 - High-Performance FPGA-Based BWA-MEM Accelerator
Binh Kieu-Do-Nguyen; Cuong Pham-Quoc; Cong-Kha Pham
Proc. of 2020 9th International Conference on Software and Computing Technologies (ICSCT 2020), 2020 9th International Conference on Software and Computing Technologies (ICSCT 2020), 掲載ページ 1-4, 出版日 2020年04月04日, 査読付, There is no denying that Bioinformatics is one of the most important realms for our forthcoming development. As a demonstration of this fact, a plethora of new algorithms that were published over the last decade. Those significantly boost up the processes of biological analysis, especially for DNA alignment. Despite their undeniable contributions, it is still far more to state that DNA alignment has already achieved the ideal performance. In this work, we focus on the DNA alignment system which is based on our improved BWA-MEM algorithm that we have already published. Besides that, we also
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propose some optimization methods which was applied in order to improve the performance as well as the stability of our entire system. The system offers a speed-up by 46.52x when compared with the other computing platforms.
研究論文（国際会議プロシーディングス）, 英語 - Hardware-Assisted High-performance DNA Alignment System
Binh Kieu-Do-Nguyen; Cuong Pham-Quoc; Cong-Kha Pham
PervasiveHealth: Pervasive Computing Technologies for Healthcare, ICST, 掲載ページ 45-50, 出版日 2020年02月19日
研究論文（国際会議プロシーディングス）, 英語 - Hardware-assisted High-performance DNA Alignment System
Binh Kieu-Do-Nguyen; Cuong Pham-Quoc; Cong-Kha Pham
Proc. of 2020 5th International Conference on Intelligent Information Technology (ICIIT 2020), IEEE, 掲載ページ 1-4, 出版日 2020年02月19日, 査読付, The investigations of DNA become more and more important in
this era. A plethora of new algorithms that were published over the last decade are apparent evidences for this fact. In the DNA‘s researches, alignment is one of the most important steps that is especially taken care and continuously developed. Despite they already have a lot of algorithms for this problems, and some of them provide impressive enhancements. But it is still far more to state that DNA alignment has already achieved the ideal performance. Therefore, in this work, we promote an efficient architecture which is based on our improved BWA-MEM algorithm that we have already published in [14]. Beside that, we also propose a communication protocol as well as as its API in order to ensure the accuracy and stability of the system. The system offers a speed-ups by 18.14x when compared with modern computing platforms.
研究論文（国際会議プロシーディングス）, 英語 - Reducing Bitrate and Increasing the Quality of Inter Frame by Avoiding Quantization Errors in Stationary Blocks
Xuan-Tu Tran AND Ngoc-Sinh Nguyen AND Duy-Hieu Bui AND Minh-Trien Pham AND Hung Nguyen AND Cong-Kha Pham
EAI Endorsed Transactions on Industrial Networks and Intelligent Systems, {European Alliance for Innovation (EAI)}, 7巻, 22号, 掲載ページ 1-10, 出版日 2020年01月17日, 査読付, In image compression and video coding, quantization error helps to reduce the amount of information of the high frequency components. However, in temporal prediction the quantization error contributes its value as noise in the total residual information. Therefore, the residual signal of the inter-picture prediction is greater than the expected one and always differs zero value even input video contains only homogeneous frames. In this paper, we reveal negative effects of quantization errors in inter prediction and propose a video encoding scheme which is able to avoid side effects of quantization errors in the stationary parts. We propose to implement a motion detection algorithm as the first stage of video encoding to separate the video into two
parts: motion and static. The motion information allows us to force residual data of non-changed part to zero and keep the residual signal of motion regularly. Beside, we design block-based filters which improve motion results and filter those results fit into block encode size well. Fixed residual data of static information permits us to precalculate its quantized coefficient and create a bypass encoding path for it.
研究論文（学術雑誌）, 英語 - An Improved All-Digital Background Calibration Technique for Channel Mismatches in High Speed Time-Interleaved Analog-to-Digital Converters
Van-Thanh Ta AND Van-Phuc Hoang AND Van-Phu Pham AND Cong-Kha Pham
Electronics — Open Access Journal, {MDPI AG}, 9巻, 73号, 掲載ページ 1-13, 出版日 2020年01月01日, 査読付
研究論文（学術雑誌）, 英語 - Hardware trojan detection techniques using side-channel analysis
Thi-Tam Hoang; Thai-Ha Tran; Van-Phuc Hoang; Xuan-Nam Tran; Cong-Kha Pham
Proceedings - 2019 6th NAFOSTED Conference on Information and Computer Science, NICS 2019, Institute of Electrical and Electronics Engineers Inc., 掲載ページ 528-533, 出版日 2019年12月01日
研究論文（国際会議プロシーディングス）, 英語 - An efficient hardware implementation of radix-16 montgomery multiplication
Bien-Cuong Nguyen; Cong-Kha Pham
2019 IEEE 8th Global Conference on Consumer Electronics, GCCE 2019, Institute of Electrical and Electronics Engineers Inc., 掲載ページ 1121-1122, 出版日 2019年10月01日
研究論文（国際会議プロシーディングス）, 英語 - A Ring Oscillator Using Bootstrap Inverter
Akinori Yamamoto; Trong-Thuc Hoang; Cong-Kha Pham
IEEE SOI-3D-Subthreshold Microelec. Tech. Unified Conf. (S3S), Institute of Electrical and Electronics Engineers, 掲載ページ 1-2, 出版日 2019年10月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A 0.75-V 58-MHz 340-μW SOTB-65nm 32-point DCT Implementation Based on Fixed-rotation Adaptive CORDIC
Ngoc-Tu Bui; Trong-Thuc Hoang; Akinori Yamamoto; Duc-Hung Le; Cong-Kha Pham
IEEE SOI-3D-Subthreshold Microelec. Tech. Unified Conf. (S3S), Institute of Electrical and Electronics Engineers, 掲載ページ 1-3, 出版日 2019年10月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Low-Power Floating-Point Adaptive-CORDIC-Based FFT Twiddle Factor on 65-nm Silicon-on-Thin-BOX (SOTB) With Back-Gate Bias
Trong-Thuc Hoang; Xuan-Thuan Nguyen; Duc-Hung Le; Cong-Kha Pham
IEEE Transactions on Circuits and Systems II: Express Briefs, Institute of Electrical and Electronics Engineers ({IEEE}), 66巻, 10号, 掲載ページ 1723-1727, 出版日 2019年10月, 査読付, In this brief, a silicon-on-thin-BOX (SOTB) implementation of single-precision floating-point fast-Fourier-transform (FFT) twiddle factor (TF) is presented. The architecture of the proposed TF is developed based on the adaptive method of the coordinate rotation digital computer (CORDIC) algorithm. The 65-nm SOTB technology was chosen because of its ultra-low-power advantage. Furthermore, the back-gate bias technique can be applied on an SOTB chip to adjust the operation for high-performance or low-power requirement. The layout of the SOTB 65-nm TF core is about 22869 gate-count on the die area of 86721 $ \mu \text {m}^{2}$ . The measurement results show that the core reached its highest operating frequency of 55 MHz at the 1.2-V supply voltage (V DD ) with the forward back-gate bias (FBB) ≥ 1.5 V. The power and energy consumptions at this point were 1.54 mW and 27.91 pJ/cycle, respectively. The lowest operating V DD was at 0.5 V with the FBB ≥ 0.5 V. In the standby mode, when the clock-gating technique was deployed, the leakage current can be reduced to 0.4 nA at the 0.4 V V DD and −2.5-V reverse back-gate bias (RBB).
研究論文（学術雑誌）, 英語 - A 1.2-V 90-MHz Bitmap Index Creation Accelerator with 0.27-nW Standby Power on 65-nm Silicon-On-Thin-Box (SOTB) CMOS
Xuan-Thuan Nguyen; Trong-Thuc Hoang; Katsumi Inoue; Ngoc-Tu Bui; Van-Phuc Hoang; Cong-Kha Pham
Proc. of The IEEE International Symposium on Circuits and Systems (ISCAS 2019), IEEE, 掲載ページ 1-4, 出版日 2019年05月26日, 査読付, Although bitmap index (BI) can surmount complex and multi-dimensional queries, the creation of BI itself is a time-consuming task. Many studies exploit the highly parallel processing capabilities of multi-core CPUs, graphics processing units (GPUs), or field-programmable gate arrays (FPGAs) to overcome this obstacle. This study, on the other hand, proposes a 65-nm silicon-on-thin-buried-oxide (SOTB) hardware accelerator dedicated to BI creation. The fabricated chip could operate at different supply voltages, from 0.45-V to 1.2-V. Concretely, in the active mode with the supply voltage of 1.2-V, this chip was fully operational at 90-MHz and consumed approximately 88.1-pJ/cycle. In the standby mode with the supply voltage of 0.45-V and clock gated, the power consumption was only 476.1-nW. Moreover, when the reverse back-gate bias voltage of −2.5-V is supplied, the standby power sharply dropped to 0.27-nW or approximately 1,763 times. This achievement is vitally essential for the energy-efficient applications, where the performance should be maximized during peak workload hours and the power should be minimized during off-peak time.
研究論文（国際会議プロシーディングス）, 英語 - Live Demonstration: Real-Time Auto-Exposure Histogram Equalization Video-System using Frequent Items Counter
Takahiro Hosaka; Trong-Thuc Hoang; Van-Phuc Hoang; Duc-Hung Le; Katsumi Inoue; Cong-Kha Pham
Proc. of The IEEE International Symposium on Circuits and Systems (ISCAS 2019), IEEE, 掲載ページ 1-1, 出版日 2019年05月26日, 査読付, In this demonstration, a real-time auto-exposure Histogram Equalization (HE) video-system is presented. The video histogram is extracted in each frame by the Frequent Items Counter (FIC) core. Based on the HE Transformation Function (HE-TF), the camera exposure value is adjusted to fit the current luminance condition. The proposed system was developed on the VEEK-MT-SoCKit with an FPGA chip of Altera Cyclone V SoC and a 5-Megapixel (5-MP) Charge Coupled Device (CCD). The video resolution is 1280×800. The monitor display rate is at 60Hz while the CCD capture rate is at 24.28Hz to 38.98Hz depend on the exposure value. The histogram, the transformation function, and the camera exposure value are changed in each frame to satisfy the real-time requirement.
研究論文（国際会議プロシーディングス）, 英語 - A 1.05-v 62-mhz with 0.12-nw standby power sotb-65 nm chip of 32-point dct based on adaptive cordic
Le, D.-H.; Hoang, T.-T.; Pham, C.-K.
IEICE Electronics Express, The Institute of Electronics, Information and Communication Engineers (IEICE), 16巻, 10号, 掲載ページ 1-6, 出版日 2019年05月25日, 査読付
研究論文（学術雑誌）, 英語 - An Efficient I/O Architecture for RAM-Based Content-Addressable Memory on FPGA
Xuan-Thuan Nguyen; Trong-Thuc Hoang; Hong-Thu Nguyen; Katsumi Inoue; Cong-Kha Pham
IEEE Transactions on Circuits and Systems II: Express Briefs, Institute of Electrical and Electronics Engineers ({IEEE}), 66巻, 3号, 掲載ページ 472-476, 出版日 2019年03月, 査読付, Despite the impressive search rate of one key per clock cycle, the update stage of a random-access-memory-based content-addressable-memory (RAM-based CAM) always suffers high latency. Two primary causes of such latency include: (1) the compulsory erasing stage along with the writing stage and (2) the major difference in data width between the RAM-based CAM (e.g., 8-bit width) and the modern systems (e.g., 256-bit width). This brief, therefore, proposes an efficient input/output (I/O) architecture of RAM-based binary CAM (RCAM) for low-latency update. To achieve this goal, three techniques, namely centralized erase RAM, bit-sliced, and hierarchical-partitioning, are proposed to eliminate the latency of erasing stage, as well as to allow RCAM to exploit the bandwidth of modern systems effectively. Several RCAMs, whose data width ranges from 8 bits to 64 bits, were integrated into a 256-bit system for the evaluation. The experimental results in an Intel Arria V 5ASTFD5 FPGA prove that at 100 MHz, the proposed designs achieve at least 9.6 times higher I/O efficiency as compared to the traditional RCAM.
研究論文（学術雑誌）, 英語 - A 0.75-V 32-MHz 181- W SOTB-65nm Floating-point Twiddle Factor Using Adaptive CORDIC
Ngoc-Tu Bui; Trong-Thuc Hoang; Duc-Hung Le; Cong-Kha Pham
Proc. of The 2019 IEEE International Conference on Industrial Technology (ICIT), IEEE, 掲載ページ 1-4, 出版日 2019年02月13日, 査読付, In this paper, a Silicon On Thin Buried-oxide
(SOTB) implementation of the 32-bit floating-point Twiddle Factor
(TF) is presented. The architecture was developed based on
the adaptive COordinate Rotation DIgital Computer (CORDIC).
The CORDIC method is a well-known approach for approximating
the complex-number multiplication, also known as TF
in FFT designs. The SOTB-65nm TF core layout has the size
area of 86.7K- m2. The measurement results showed that at the
best crossing-point of the 0.75-V power supply (VDD), the chip
could run at the maximum operating frequency of 32-MHz and
consumed 181- W power. At the sleep-mode, the leakage power
dropped about 258.6 to 0.7- W at the 0.75-V VDD.
研究論文（国際会議プロシーディングス）, 英語 - Hardware System for Quaternion Neural Network Dedicated to Real-Time Systems
Phuoc-Loc Diep; Trong-Thuc Hoang; Cong-Kha Pham
Proc. of The Irago Conference 2018, University of Electro-Communications, Tokyo Toyohashi University of Technology Tokai University, 掲載ページ **-**, 出版日 2018年11月01日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Low-resource hardware implementation of ECDSA for the Internet of Things
Bien-Cuong Nguyen; Cong-Kha Pham
Proc. of The Irago Conference 2018, University of Electro-Communications, Tokyo Toyohashi University of Technology Tokai University, 掲載ページ **-**, 出版日 2018年11月01日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - VLSI Design of Floating-Point Twiddle Factor Using Adaptive CORDIC on Various Iteration Limitations
Trong-Thuc Hoang; Duc-Hung Le; Cong-Kha Pham
Proc. of The 2018 IEEE 12th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC), IEEE, 掲載ページ 225-232, 出版日 2018年09月12日, 査読付, The design of 32-bit floating-point Fast Fourier Transform (FFT) Twiddle Factor (TF) is proposed in this paper. The architecture was developed based on the adaptive algorithm of COordinate Rotation DIgital Computer (CORDIC). The CORDIC method is a well-known approach for approximating the complex-number multiplication in FFT implementations, also known as TF. An iterative process does the calculations of adaptive CORDIC. Therefore, by limiting the number of iterations, the accuracy performances can be sacrificed for the better outcome of throughput rates. As a result, there are three different FFT TF implementations were presented in this paper. They are TF-4, TF-8, and TF-16 for the design of TF implemented on four, eight, and 16 iteration limitations, respectively. The results of the three implementations were reported on both Field Programmable Gate Array (FPGA) and Application Specific Integrated Chip (ASIC) level. The FPGA results were examined on the Altera Stratix IV development kit, and the ASIC results were reported by the Synopsys tools with the Silicon On Thin Buried-oxide (SOTB) 65nm process library.
研究論文（国際会議プロシーディングス）, 英語 - VLSI Design of Frequent Items Counting Using Binary Decoders Applied to 8-bit per Item Case-study
Katsumi Inoue; Trong-Thuc Hoang; Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
Proc. of The 14th Conference on PhD Research in Microelectronics and Electronics (IEEE PRIME 2018), IEEE, 掲載ページ 161-164, 出版日 2018年07月02日, 査読付, In this paper, the Very-Large-Scale Integration design of Frequent Items Counting (FIC) is proposed. The fundamental idea is to use binary decoders to generate a matrix of binary values of all input items, with each column represents for one items binary value. Then, the sums are executed on the rows of the matrix to retrieve the input items counting results. The design was implemented on the Altera Arria V SoC Development Kit. After successful built and verified on Field Programmable Gate Array (FPGA), the design was synthesized using Synopsys tools with the process of SOTB (Silicon on Thin Buried-oxide) 65nm. Compared to our previous work and the software-based application, the achieved speed results are more than three times and more than 150 times faster, respectively. The SOTB-65nm builds achieved the theory speed about 75% of the average practical results of FPGA implementations.
研究論文（国際会議プロシーディングス）, 英語 - A two-stage-pipeline CPU of SH-2 architecture implemented on FPGA and SoC for IoT, edge AI and robotic applications
Kesami Hagiwara; Tomoichi Hayashi; Shumpei Kawasaki; Fumio Arakawa; Oleg Endo; Hayato Nomura; Akira Tsukamoto; Duong Nguyen; Binh Nguyen; Anh Tran; Hoan Hyunh; Ikuo Kudoh; Cong-Kha Pham
21st IEEE Symposium on Low-Power and High-Speed Chips and Systems, COOL Chips 2018 - Proceedings, Institute of Electrical and Electronics Engineers Inc., 掲載ページ 1-3, 出版日 2018年06月05日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Scalable High-Performance Priority Encoder Using 1D-Array to 2D-Array Conversion
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
Proc. of The IEEE International Symposium on Circuits and Systems (ISCAS 2018), IEEE, 掲載ページ 1-4, 出版日 2018年05月27日, 査読付, In our prior study of an L-bit priority encoder (PE), a so-called one-directional-array to two-directional-array conversion method is deployed to turn an L-bit input data into an M×N-bit matrix. Following this, an N-bit PE and an M-bit PE are employed to obtain a row index and column index. From those, the highest priority bit of L-bit input data is achieved.This brief extends our previous work to construct a scalable architecture of high-performance large-sized PEs. An optimum pair of (M,N) and look-ahead signal are proposed to improve the overall PE performance significantly. The evaluation is achieved by implementing a variety of PEs whose L varies from 4-bit to 4096-bit in 180-nm CMOS technology. According to post-place-and-route simulation results, at PE size of 64 bits, 256 bits, and 2048 bits the operating frequencies reach 649 MHz, 520 MHz,and 370 MHz, which are 1.2 times, 1.5 times, and 1.4 times, as high as state-of-the-art ones.
研究論文（国際会議プロシーディングス）, 英語 - A 219-µW 1D-to-2D-Based Priority Encoder on 65-nm SOTB CMOS
Xuan-Thuan Nguyen; Trong-Thuc Hoang; Hong-Thu Nguyen; Katsumi Inoue; Cong-Kha Pham
Proc. of The IEEE International Symposium on Circuits and Systems (ISCAS 2018), IEEE, 掲載ページ 1-4, 出版日 2018年05月27日, 査読付, Priority encoder (PE) is recognized as an indispensable component in the content-addressable memory. In this paper, two efficient architecture of 64-bit PE and 256-bit PE using 1D-array to 2D-array conversion (1D-to-2D) method are presented and implemented in a 65-nm Silicon-on-thin-buried-oxide (SOTB) CMOS process. The 1D-to-2D method is exploited because of its advantages in large-sized PE construction. The SOTB CMOS process is utilized because of its prominent advantages of low-power and high-performance configuration using back bias voltages. The measurement results at 1.2 V showed that a fabricated PE256 chip was fully operational at 45 MHz and consumed approximately 219 \textmu W. Additionally, in sleep mode, the leakage power dropped as low as 0.34 \textmu W at 0.6 V.
研究論文（国際会議プロシーディングス）, 英語 - High-Speed 8/16/32-Point DCT Architecture Using Fixed-Rotation Adaptive CORDIC
Trong-Thuc Hoang; Duc-Hung Le; Cong-Kha Pham
Proc. of The IEEE International Symposium on Circuits and Systems (ISCAS 2018), IEEE, 掲載ページ 1-4, 出版日 2018年05月27日, 査読付, In this paper, the high-speed Discrete Cosine Transform (DCT) architecture is presented using the Adaptive CORDIC (ACor) algorithm built with a fixed-rotation angle. The proposed method is implemented in six different versions corresponding to the number of DCT point, i.e., 8-point (8p), 16-point (16p), and 32-point (32p), and the number of ACor stages, i.e., 2-Stage (2S) and 3-Stage (3S). The implementations are built and verified on an Altera Stratix IV FPGA. The 2S designs of 8p-DCT, 16p-DCT, and 32p-DCT achieve the maximum operating frequencies of 179.86 MHz, 162.60 MHz, and 136.97 MHz, respectively. Moreover, the 2S-32p-DCT module is implemented in ASIC with the 65nm-SOTB CMOS technology. The synthesis shows that the core costs 47.2K gates and consumes about 0.68 mW while operating at 100 MHz clock rate. The 2S implementations of 8p-DCT, 16p-DCT, and 32p-DCT achieve four, five, and six adder-delay, mean-square-error of 1.403e-4, 2.029e-2, and 7.663e-2, and coding gain of 8.8108 dB, 9.0984 dB, and 9.2170 dB, respectively. In comparison with recent works, the proposed method achieves the best timing performances, good accuracy results, and adequate resources cost.
研究論文（国際会議プロシーディングス）, 英語 - Hardware Implementation of Background Calibration Technique for TIADCs with Signals in Any Nyquist Bands
Han Le Duc; Van-Phuc Hoang; Duc-Minh Nguyen; Cong-Kha Pham
Proc. of The IEEE International Symposium on Circuits and Systems (ISCAS 2018), IEEE, 掲載ページ 1-4, 出版日 2018年05月27日, 査読付, In this work, we investigate a novel fully digital background calibration technique to mitigate the gain and timing mismatches in Time-Interleaved Analog-to-Digital Converters (TIADCs) for the wideband bandlimited input signal at any Nyquist Zones. The correction scheme is simple by subtracting the image signals from the distorted signal. The channel mismatch parameters are estimated based on out-of-band error estimation. Neither an additional reference channel and nor a pilot input are required in calibration. The efficiency of the proposed calibration is demonstrated for a 4-channel 60dB SNR TIADC clocked at 2.7GHz by both simulation and experimental results. The SNDR improvement is 16dB for a multi-tone input occupied at the third Nyquist band. The calibration is validated on Altera FPGA DE4 board. In a Hardware-In-the-Loop emulation framework, the synthesized circuit works effectively and utilizes a very little amount of the hardware resource in the FPGA chip.
研究論文（国際会議プロシーディングス）, 英語 - Minimum adder-delay architecture of 8/16/32-point DCT based on fixed-rotation adaptive CORDIC
Trong-Thuc Hoang; Duc-Hung Le; Cong-Kha Pham
IEICE Electronics Express, Institute of Electronics Information Communication Engineers, 15巻, 10号, 掲載ページ 1-12, 出版日 2018年05月25日, 査読付
研究論文（学術雑誌）, 英語 - Dependence of Short-Channel Effects on Semiconductor Bandgap in Tunnel Field-Effect Transistors
Nguyen Dang Chien; Chun-Hsing Shih; Hung-Jin Teng; Cong-Kha Pham
Journal of Physics: Conference Series, IOP Publishing Ltd, 1034巻, 掲載ページ 1-6, 出版日 2018年05月01日, 査読付, Scaling down the bandgap is considered as an essential approach to enhance the performance of tunnel field-effect transistors (TFETs). Using two-dimensional simulations, this study examines the dependence of short-channel effects on the semiconductor bandgap in TFETs. It is shown that the short-channel effect is more severe with using lower bandgap materials although the supply voltage is scaled in parallel with the bandgap. For a given bandgap material, the short-channel effect can be well evaluated by the increase of drain-induced barrier thinning (DIBT) with decreasing the channel length. For different bandgap TFETs, however, their short-channel effects cannot be compared properly by comparing the DIBTs. Adequately considering the effect of bandgap on the TFET scalability is necessary in designing scaled integrated circuits.
研究論文（学術雑誌）, 英語 - High-speed Hardware Implementation of 8-bit per Item Frequent Items Counter
Katsumi Inoue; Trong-Thuc Hoang; Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
Proc. of IEEE Symposium on Low-Power and High-Speed Chips (COOL Chips 21), 掲載ページ 1, 出版日 2018年04月18日, 査読付, In this paper, the high-speed architecture of Frequent Items
Counting (FIC) is proposed. FIC is a problem of counting
frequently appeared items in the itemset. The task is a must have function in almost every data mining algorithms such as frequent elements [1], iceberg queries [2], and top-k queries [3]. For related works, the space-saving method was the primary method used to solve the FIC problem in software applications [1], [3]. It is an approximation method with the idea of selecting and monitoring only a few best candidates. The algorithm was also implemented in hardware as in [4]. However, due to the approximation approach, the architectures in [4] cannot produce the full FIC table. Therefore, the goal of the proposed FIC architecture in this paper is to produce the completed FIC table. Hence, the proposed implementations did not deploy an approximation method such as space saving algorithm, but the tuple-scan approach. The tuple-scan approach can produce the completed FIC table in a single pass of itemset by maintaining an array of count-register.
研究論文（国際会議プロシーディングス）, 英語 - A Low-Power Hybrid Adaptive CORDIC
Hong-Thu Nguyen; Xuan-Thuan Nguyen; Cong-Kha Pham
IEEE Transactions on Circuits and Systems II: Express Briefs, Institute of Electrical and Electronics Engineers Inc., 65巻, 4号, 掲載ページ 496-500, 出版日 2018年04月01日, 査読付
研究論文（学術雑誌）, 英語 - A high-throughput low-energy Arithmetic Processor
Hong-Thu Nguyen; Xuan-Thuan Nguyen; Cong-Kha Pham
IEICE Transactions on Electronics, Institute of Electronics, Information and Communication, Engineers, IEICE, E101C巻, 4号, 掲載ページ 281-284, 出版日 2018年04月01日, 査読付
研究論文（学術雑誌）, 英語 - A CORDIC-based QR decomposition for MIMO signal detector
Hong-Thu Nguyen; Xuan-Thuan Nguyen; Trong-Thuc Hoang; Cong-Kha Pham
IEICE Electronics Express, Institute of Electronics Information Communication Engineers, 15巻, 6号, 掲載ページ 1-8, 出版日 2018年03月25日, 査読付
研究論文（学術雑誌）, 英語 - An FPGA-Based Hardware Accelerator for Energy-Efficient Bitmap Index Creation
Xuan-Thuan Nguyen; Trong-Thuc Hoang; Hong-Thu Nguyen; Katsumi Inoue; Cong-Kha Pham
IEEE Access, Institute of Electrical and Electronics Engineers Inc., 6巻, 掲載ページ 16046-16059, 出版日 2018年03月14日, 査読付
研究論文（学術雑誌）, 英語 - An efficient fixed-point arithmetic processor using a hybrid CORDIC algorithm
Hong-Thu Nguyen; Xuan-Thuan Nguyen; Cong-Kha Pham
Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC, Institute of Electrical and Electronics Engineers Inc., 2018-巻, 掲載ページ 327-328, 出版日 2018年02月20日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Design of ultra-low power AES encryption cores with silicon demonstration in SOTB CMOS process
V-P Hoang; V-L Dao; C-K Pham
ELECTRONICS LETTERS, 53巻, 23号, 掲載ページ 1512-1513, 出版日 2017年11月, 査読付
研究論文（学術雑誌）, 英語 - Quadrature Multi-carrier DCSK: A High-efficiency Scheme for Radio Communications
Xuan-Quyen Nguyen; Cong-Kha Pham
Proc. of The International Conference on Advanced Technologies for Communications (ACT2017), IEEE, 掲載ページ 186-191, 出版日 2017年10月, 査読付, In the proposed scheme, the chaotic spreading sequence is transmitted on a predefined frequency the same as in the conventional MC-DCSK, while each of the remaining frequencies is phase-shifted an 90 angle in order to produce two quadrature sub-carriers located at the same frequency. These subcarriers are modulated by the databearing sequences which are the product of the chaotic spreading sequence and the corresponding bit sub-streams in parallel. The use of quadrature modulation aims at doubling the data rate
for a defined bandwidth and hence improve the bandwidth
efficiency of the system. In the receiver, the chaotic sequence retrieved from the predefined frequency is correlated with the data-bearing sequences retrieved from the subcarriers. The bit sub-streams are recovered based on the sign of the correlation values. The structure and operation of the conventional and proposed schemes are described. The BER performance over a typical model of radio channel is theoretically analyzed and then verified by numerical simulations. The improvement in terms of bit rate, energy and bandwidth efficiencies of QMC-DCSK is
evaluated in the comparison to those of MC-DCSK.
研究論文（国際会議プロシーディングス）, 英語 - A low power AES-GCM authenticated encryption core in 65nm SOTB CMOS process
Van-Phuc Hoang; Van-Tinh Nguyen; Anh-Thai Nguyen; Cong-Kha Pham
Midwest Symposium on Circuits and Systems, Institute of Electrical and Electronics Engineers Inc., 2017-巻, 掲載ページ 112-115, 出版日 2017年09月27日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - FPGA-based frequent items counting using matrix of equality comparators
Trong-Thuc Hoang; Xuan-Thuan Nguyen; Hong-Thu Nguyen; Nhu-Quynh Truong; Duc-Hung Le; Katsumi Inoue; Cong-Kha Pham
Midwest Symposium on Circuits and Systems, Institute of Electrical and Electronics Engineers Inc., 2017-巻, 掲載ページ 285-288, 出版日 2017年09月27日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Highly parallel bitmap-based regular expression matching for text analytics
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Katsumi Inoue; Osamu Shimojo; Cong-Kha Pham
Proceedings - IEEE International Symposium on Circuits and Systems, Institute of Electrical and Electronics Engineers Inc., 出版日 2017年09月25日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Reliable and Energy-Efficient Transmission on the Internet-of-Video-Things
Yuichiro Mori; Xuan-Thuan Nguyen; Cong-Kha Pham
Proc. of The 17th International Symposium on Communications and Information Technologies (ISCIT2017), 掲載ページ 1-4, 出版日 2017年09月, 査読付, Due to the rapid development of smart homes, smart grid, and intelligent transportation, Internet-of-Video-Things have become increasingly important. IoVT is considered as a part of Internet-of-Things (IoT) that can effectively deal with large volumes of data, such as image and video. In IoVT, reliable and energy-efficient transmission is extremely important. The reliability guarantees all data are properly transferred in the network, while the energy efficiency allows a large amount of data to be processed at low power consumption. In this paper, a hardware platform based on Raspberry Pi Zero (RPZ) is proposed. RPZ is exploited due to its integrated H.264 hardware encoder/decoder. A source node is composed of a RPZ, a camera, and an Atmel RF, whereas a sink node excludes the camera. The input is a 640$\times$480@30fps video, and the output is the 300-Kbps H.264 encoded bit stream. Based on various experiments, we concluded that data are properly transferred and the energy per bit is approximately 6.4 nJ/bit.
研究論文（国際会議プロシーディングス）, 英語 - FPGA-based Frequent Items Counting Using Matrix of Equality Comparators
Trong-Thuc Hoang; Xuan-Thuan Nguyen; Hong-Thu Nguyen; Nhu-Quynh Truong; Duc-Hung Le; Katsumi Inoue; Cong-Kha Pham
Proc. of The 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS), 掲載ページ 285-288, 出版日 2017年08月, 査読付, In this paper, an FPGA-based implementation of
Frequent Items Counting is proposed. The architecture deploys the equality comparator matrix for comparing the input items with themselves to count them instantly within a single operating clock. The proposed architecture is applied to the case of the 8-bit item. That means 256 different types of items in total. The system is built and verified on the Altera Arria V SoC Development Kit. The experimental results show that the implementation can
perform on the maximum clock frequency of 40.85 MHz and
requires 51,094 ALUTs and 8,417 registers, which is about 29% of the FPGA’s resources. The average throughput performance achieves 1,280 millions items per second, which is about 50 times faster than that of the software-based application at the same setting.
研究論文（国際会議プロシーディングス）, 英語 - A Low Power AES-GCM Authenticated Encryption Core in 65nm SOTB CMOS Process
Van-Phuc Hoang; Van-Tinh Nguyen; Anh-Thai Nguyen; Cong-Kha Pham
Proc. of The 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS), 掲載ページ 112-115, 出版日 2017年08月, 査読付, This paper presents a low power AES-GCM IP core which combines an improved four-parallel architecture, an advanced 65nm SOTB CMOS ASIC library and a low complexity clock gating technique. The power consumption of the proposed AES-GCM core with clock gating is only 8.9mW which is much lower than other AES-GCM IP cores presented in literature.
研究論文（国際会議プロシーディングス）, 英語 - Low Power Constant gm Rail-to-Rail Opamp only Using Subthreshold Region
Takayuki Ito; Cong-Kha Pham
Proc. of The 2017 Taiwan and Japan Conference on Circuits and Systems, 掲載ページ **-**, 出版日 2017年08月, 査読付, In recent years, there are many portable types of equipments
such as smartphones and tablets. These things are required
to operate with low power consumption for a long time
driving. Also, by developing CMOS technology, the size of
CMOS is getting smaller along with scaling law. Though
this law makes LSI more low power, supply voltage (VDD)
becomes decreasing. It reduces signal range and signal to
noise ratio(SNR) gets worse. Therefore, rail-to-rail operational amplifier(opamp) becomes necessary in the future. Because it can handle signals widely both input/output and improves SNR. In our work, we proposed low power consumption rail-to-rail opamp with using subthreshold region. In addition, we realized constant-gm to prevent the occurrence of signal distortion when the opamp amplifies the signal. Proposed opamp can operate at low supply voltage and suitable for future low power design.
研究論文（国際会議プロシーディングス）, 英語 - Highly Parallel Bitmap-Based Regular Expression Matching for Text Analytics
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Katsumi Inoue; Osamu Shimojo; Cong-Kha Pham
Proc. of The IEEE International Symposium on Circuits and Systems (ISCAS 2017), IEEE, 掲載ページ 1-4, 出版日 2017年05月28日, 査読付, Text analytics has become increasingly important in the past few years because of the substantial growth in the amount of research, business, and government needs. An efficient text analytics system is likely to require high-powered regular expression matching (REGEX), as REGEX operations dominate the whole execution time. Some approaches have exploited the parallelism of graphic processing units (GPUs) and field-programmable logic arrays (FPGAs) to boost REGEX’s performance. Nevertheless, those approaches still used finite-state automaton to detect the given patterns while automation structure is naturally inadequate for parallel processing. In this paper, we propose a completely different hardware architecture of REGEX that employs a bitmap index instead of the finite-state automaton. Internal logic gates/registers and embedded memory of FPGA are used to construct the query processing units and a bitmap index, respectively. The experimental results on an Intel Arria V FPGA prove that our REGEX is fully operational at 100 MHz and can process a 64-character query inside a 64-KB text data within 43.76 µs. The throughput achieved, therefore, reaches 11.98 Gbps.
研究論文（国際会議プロシーディングス）, 英語 - A Low-Latency Parallel Pipeline CORDIC
Hong-Thu Nguyen; Xuan-Thuan Nguyen; Cong-Kha Pham
IEICE TRANSACTIONS ON ELECTRONICS, E100C巻, 4号, 掲載ページ 391-398, 出版日 2017年04月, 査読付
研究論文（学術雑誌）, 英語 - DYNAMIC NODE LABELING SCHEMES FOR XML UPDATES
Xuan-Thuan Nguyen; Su-Cheng Haw; Samini Subramaniam; Cong-Kha Pham
PROCEEDINGS OF THE 6TH INTERNATIONAL CONFERENCE ON COMPUTING AND INFORMATICS, 掲載ページ 505-510, 出版日 2017年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Floating-point FFT Twiddle Factor Implementation Based on Adaptive Angle Recoding CORDIC
Phuong-Thao Vo-Thi; Trong-Thuc Hoang; Cong-Kha Pham; Duc-Hung Le
2017 INTERNATIONAL CONFERENCE ON RECENT ADVANCES IN SIGNAL PROCESSING, TELECOMMUNICATIONS & COMPUTING (SIGTELCOM), 掲載ページ 21-26, 出版日 2017年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A 180-nm CMOS Bitmap-Index-Based Query Processor for Fast Data Analytics
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
2017 INTERNATIONAL CONFERENCE ON RECENT ADVANCES IN SIGNAL PROCESSING, TELECOMMUNICATIONS & COMPUTING (SIGTELCOM), 掲載ページ 155-157, 出版日 2017年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A hybrid adaptive CORDIC in 65nm SOTB CMOS process
Hong-Thu Nguyen; Xuan-Thuan Nguyen; Cong-Kha Pham; Trong-Thuc Hoang; Duc-Hung Le
Proceedings - IEEE International Symposium on Circuits and Systems, Institute of Electrical and Electronics Engineers Inc., 2016-巻, 掲載ページ 2158-2161, 出版日 2016年07月29日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An efficient FPGA-based database processor for fast database analytics
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Trong-Thuc Hoang; Katsumi Inoue; Osamu Shimojo; Toshio Murayama; Kenji Tominaga; Cong-Kha Pham
Proceedings - IEEE International Symposium on Circuits and Systems, Institute of Electrical and Electronics Engineers Inc., 2016-巻, 掲載ページ 1758-1761, 出版日 2016年07月29日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An FPGA approach for high-performance multi-match priority encoder
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
IEICE ELECTRONICS EXPRESS, 13巻, 13号, 掲載ページ 1-9, 出版日 2016年07月, 査読付
研究論文（学術雑誌）, 英語 - A High-Throughput and Low-Power Design for Bitmap Indexing on 65-nm SOTB CMOS
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
Proc. of The IEEE International Conference on IC Design and Technology (ICICDT 2016), 掲載ページ 1-4, 出版日 2016年06月27日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An FPGA approach for fast bitmap indexing
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
IEICE ELECTRONICS EXPRESS, 13巻, 4号, 掲載ページ 1-9, 出版日 2016年02月, 査読付
研究論文（学術雑誌）, 英語 - A Parallel Pipeline CORDIC based on Adaptive Angle Selection
Hong-Thu Nguyen; Xuan-Thuan Nguyen; Cong-Kha Pham; Trong-Thuc Hoang; Duc-Hung Le
2016 INTERNATIONAL CONFERENCE ON ELECTRONICS, INFORMATION, AND COMMUNICATIONS (ICEIC), 掲載ページ 411-414, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A decentralized localization scheme for swarm robotics based on coordinate geometry and distributed gradient descent
Vy-Long Dang; Binh-Son Le; Trong-Tu Bui; Huu-Thuan Huynh; Cong-Kha Pham
2016 7TH INTERNATIONAL CONFERENCE ON MECHANICAL, INDUSTRIAL, AND MANUFACTURING TECHNOLOGIES (MIMT 2016), 54巻, 掲載ページ 1-6, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An Efficient FPGA-based DataBase Processor for Fast Database Analytics
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Trong-Thuc Hoang; Katsumi Inoue; Osamu Shimojo; Toshio Murayama; Kenji Tominaga; Cong-Kha Pham
2016 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS), 掲載ページ 1758-1761, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Hybrid Adaptive CORDIC in 65nm SOTB CMOS Process
Hong-Thu Nguyen; Xuan-Thuan Nguyen; Cong-Kha Pham; Trong-Thuc Hoang; Duc-Hung Le
2016 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS), 掲載ページ 2158-2161, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - High-performance DCT Architecture Based on Angle Recoding CORDIC and Scale-free Factor
Trong-Thuc Hoang; Hong-Thu Nguyen; Xuan-Thuan Nguyen; Cong-Kha Pham; Duc-Hung Le
2016 IEEE Sixth International Conference on Communications and Electronics (ICCE), 掲載ページ 199-204, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Bit-Level Matrix Transpose for Bitmap-Index-Based Data Analytics
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
2016 IEEE Sixth International Conference on Communications and Electronics (ICCE), 掲載ページ 217-220, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Compact, Ultra-Low Power AES-CCM IP Core for Wireless Body Area Networks
Van-Phuc Hoang; Thi-Thanh-Dung Phan; Van-Lan Dao; Cong-Kha Pham
2016 IFIP/IEEE INTERNATIONAL CONFERENCE ON VERY LARGE SCALE INTEGRATION (VLSI-SOC), 掲載ページ 1-4, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An All-Digital PLL with SAR Frequency Locking System in 65nm SOTB CMOS
Keita Arai; Cong-Kha Pham
2016 IEEE SOI-3D-SUBTHRESHOLD MICROELECTRONICS TECHNOLOGY UNIFIED CONFERENCE (S3S), 掲載ページ 1-2, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A High-Performance Bitmap-Index-Based Query Processor on 65-nm SOTB CMOS Process
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
2016 IEEE SOI-3D-SUBTHRESHOLD MICROELECTRONICS TECHNOLOGY UNIFIED CONFERENCE (S3S), 掲載ページ 1-2, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An Ultra-Low Power ANTS Encryption Core in 65nm SOTB CMOS Process
Van-Phuc Hoang; Van-Lan Dao; Cong-Kha Pham
2016 INTERNATIONAL SOC DESIGN CONFERENCE (ISOCC), 掲載ページ 89-90, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A High-Throughput Multi-Match Priority Encoder for Data Retrieval on 65-nm SOTB CMOS Process
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
PROCEEDINGS OF THE 2016 IEEE REGION 10 CONFERENCE (TENCON), 掲載ページ 2392-2395, 出版日 2016年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - DataBase Processor (DBP) - A New Search Engine for the Big Data Era
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Trong-Thuc Hoang; Katsumi Inoue; Osamu Shimojo; Toshio Murayama; Kenji Tominaga; Cong-Kha Pham
Proc. of The 2015 International Conference on Integrated Circuits, Design, and Verification (ICDV 2015), 掲載ページ 9-14, 出版日 2015年08月10日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An FPGA Implementation of OFDM System for IEEE 802.22 WRAN
Tieu-Khanh Luong; Van-Phuc Hoang; Cong-Kha Pham
Proc. of The 2015 International Conference on Integrated Circuits, Design, and Verification (ICDV 2015), 掲載ページ 104-107, 出版日 2015年08月10日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Parallel pipelining configurable multi-port memory controller for multimedia applications
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
Proceedings - IEEE International Symposium on Circuits and Systems, Institute of Electrical and Electronics Engineers Inc., 2015-巻, 掲載ページ 2908-2911, 出版日 2015年07月27日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Perpetuum Mobile 32bit CPU on 65nm SOTB CMOS Technology with Reverse-Body-Bias Assisted Sleep Mode
Koichiro Ishibashi; Nobuyuki Sugii; Shiro Kamohara; Kimiyoshi Usami; Hideharu Amano; Kazutoshi Kobayashi; Cong-Kha Pham
IEICE TRANSACTIONS ON ELECTRONICS, E98C巻, 7号, 掲載ページ 536-543, 出版日 2015年07月, 査読付
研究論文（学術雑誌）, 英語 - Design of co-processor for real-time HMM-based text-to-speech on hardware system applied to Vietnamese
Trong-Thuc Hoang; Hong-Kiet Su; Hieu-Binh Nguyen; Duc-Hung Le; Huu-Thuan Huynh; Trong-Tu Bui; Cong-Kha Pham
IEICE ELECTRONICS EXPRESS, 12巻, 14号, 掲載ページ 1-10, 出版日 2015年07月, 査読付
研究論文（学術雑誌）, 英語 - Low-resource low-latency hybrid adaptive CORDIC with floating-point precision
Hong-Thu Nguyen; Xuan-Thuan Nguyen; Trong-Thuc Hoang; Duc-Hung Le; Cong-Kha Pham
IEICE ELECTRONICS EXPRESS, 12巻, 9号, 掲載ページ 1-12, 出版日 2015年05月, 査読付
研究論文（学術雑誌）, 英語 - An Efficient Multi-port Memory Controller for Multimedia Applications
Xuan-Thuan Nguyen; Cong-Kha Pham
2015 20TH ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC), 掲載ページ 12-13, 出版日 2015年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Parallel Pipelining Configurable Multi-port Memory Controller For Multimedia Applications
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
2015 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS), 掲載ページ 2908-2911, 出版日 2015年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Reliable Protocol For Multimedia Transmission Over Wireless Sensor Networks
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
2015 11TH CONFERENCE ON PH.D. RESEARCH IN MICROELECTRONICS AND ELECTRONICS (PRIME), 掲載ページ 302-305, 出版日 2015年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Design of a Low-power Fixed-point 16-bit Digital Signal Processor Using 65nm SOTB Process
Duc-Hung Le; Nobuyuki Sugii; Shiro Kamohara; Xuan-Thuan Nguyen; Koichiro Ishibashi; Cong-Kha Pham
2015 International Conference on IC Design & Technology (ICICDT), 掲載ページ 1-4, 出版日 2015年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - SAR: A Self-Adaptive and Reliable Protocol for Wireless Multimedia Sensor Networks
Xuan-Thuan Nguyen; Hong-Thu Nguyen; Cong-Kha Pham
2015 SEVENTH INTERNATIONAL CONFERENCE ON UBIQUITOUS AND FUTURE NETWORKS, 掲載ページ 760-765, 出版日 2015年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A 400triV 059m. Lowpower CAM-based Pattern Matching System on 65nm SOTB Process
Duc-Hung Lei; Nobuyuki Sugii; Shiro Kamohara; Hong-Thu Nguyen; Koichiro Ishibashi; Cong-Kha Pham
TENCON 2015 - 2015 IEEE REGION 10 CONFERENCE, 掲載ページ 1-2, 出版日 2015年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Low-resource Low-latency Hybrid Adaptive CORDIC in 180-nm CMOS Technology
Hong-Thu Nguyen; Xuan-Thuan Nguyen; Cong-Kha Pham; Trong-Thuc Hoang; Duc-Hung Le
TENCON 2015 - 2015 IEEE REGION 10 CONFERENCE, 掲載ページ 1-4, 出版日 2015年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A 0.9V 200kHz Current-mode Successive Approximation Analog-to-Digital Converter in 0.18μm CMOS Technology
Takumu Yomogita; Cong-Kha Pham
Proc. of The 2014 International Conference on Integrated Circuits, Design, and Verification (ICDV 2014), 掲載ページ 20-23, 出版日 2014年11月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Designing a High Performance Cryptographic System for Video Applications
Van Toan Nguyen; Huu Thuan Huynh; Cong-Kha Pham
Proc. of The 2014 International Conference on Integrated Circuits, Design, and Verification (ICDV 2014), 掲載ページ 56-61, 出版日 2014年11月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - [Invited] Perpetuum-Mobile Sensor Network Systems using a CPU on 65nm SOTB CMOS Technology
Koichiro Ishibashi; Nobuyuki Sugii; Cong-Kha Pham
Proc. of The 2014 International Conference on Integrated Circuits, Design, and Verification (ICDV 2014), 掲載ページ 2-3, 出版日 2014年11月
研究論文（国際会議プロシーディングス）, 英語 - An FPGA-based Multi-port Memory Controller for High Bandwidth Applications
Xuan-Thuan NGUYEN; Cong-Kha PHAM
Proc. of The joint conference 4S-2014/AVIC2014 (3st Solid-State Systems Symposium & VLSI & Related Technologies/17th International Conference on Analog VLSI CIrcuits), 掲載ページ 240-245, 出版日 2014年10月22日, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Circuit Structure for MOS Only R-2R Ladder DAC Having Higher Linearity
Takumu Yomogita; Nobuyuki Sugii; Shiro Kamohara; Koichiro Ishibashi; Cong-Kha Pham
Proc. of IEEE International Conference on Communications and Electronics (ICCE2014), 掲載ページ 650-654, 出版日 2014年07月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Point-to-point H.264 Video Streaming over IEEE 802.15.4 with Reed-Solomon Error Correction
Wei-Chun Tung; Nhat-Tan Mai; Duy-Tung Dao; Huu-Thuan Huynh; Cong-Kha Pham
Proc. of International Conference on Green and Human Information Technology 2014 (ICGHIT 2014), 掲載ページ 89-93, 出版日 2014年02月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Perpetuum Mobile 32bit CPU on 65nm SOTB CMOS Technology with Reverse-Body-Bias Assisted Sleep Mode
Shiro Kamohara; Nobuyuki Sugil; Koichiro Ishibashi; Kimiyoshi Usami; Hideharu Amano; Kazutoshi Kobayashi; Cong-Kha Pham
2014 IEEE HOT CHIPS 26 SYMPOSIUM (HCS), 出版日 2014年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A CAM-Based Information Detection Hardware System for Fast Image Matching on FPGA
Duc-Hung Le; Tran-Bao-Thuong Cao; Katsumi Inoue; Cong-Kha Pham
IEICE TRANSACTIONS ON ELECTRONICS, E97C巻, 1号, 掲載ページ 65-76, 出版日 2014年01月, 査読付
研究論文（学術雑誌）, 英語 - A Perpetuum Mobile 32bit CPU with 13.4pJ/cycle, 0.14 mu A Sleep Current using Reverse Body Bias Assisted 65nm SOTB CMOS Technology
Koiehiro Ishibashi; Nobuyuki Sugii; Kimiyoshi Usami; Hideharu Amano; Kazutoshi Kobayashi; Cong-Kha Pham; Hideki Makiyama; Yoshiki Yamamoto; Hirofumi Shinohara; Toshiaki Iwamatsu; Yasuo Yamaguehi; Hidekazu Oda; Takumi Hasegawa; Shinobu Okanishi; Hiroshi Yanagita; Shiro Kamohara; Masaru Kadoshima; Keiiehi Maekawa; Tomohiro Yamashita; Duc-Hung Le; Takumu Yomogita; Masaru Kudo; Kuniaki Kitamori; Shuya Kondo; Yuuki Manzawa
2014 IEEE COOL CHIPS XVII, 掲載ページ 8, 出版日 2014年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Design of a Parallel CAM-based Multi-Match Search System Using 0.18-mu m CMOS Process
Due-Hung Lei; Katsumi Inoue; Cong-Kha Pham
2014 IEEE FIFTH INTERNATIONAL CONFERENCE ON COMMUNICATIONS AND ELECTRONICS (ICCE), 掲載ページ 336-339, 出版日 2014年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A 4pA/Gate Sleep Current 65nm SOTB Logic Gates Using On-chip VBB Generator for Energy Harvesting Sensor Network Systems
Hiroki Nagatomi; Le Duc-Hung; Cong-Kha Pham; Nobuyuki Sugii; Shirou Kamohara; Toshiaki Iwamatsu; Koichiro Ishibashi
Proc. of The 2013 International Conference on Integrated Circuits, Design, and Verification (ICDV 2013), 掲載ページ 42-45, 出版日 2013年11月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Design of Differential Digital-Controlled Oscillator in a 0.18um CMOS Process
Trung-Khanh Le; Duc-Hung Le; Cong-Kha Pham; Trong-Tu Bui
Proc. of The 2013 International Conference on Integrated Circuits, Design, and Verification (ICDV 2013), 掲載ページ 57-60, 出版日 2013年11月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Point-to-Point Real-time H.264 Video Streaming over IEEE 802.15.4
Wei-Chun Tung; Hong-Thang Nguyen; Minh-Triet Luu; Cao-Quyen Tran; Huu-Thuan Huynh; Cong-Kha Pham; Kenzo Ozaki
Proc. of The 2013 International Conference on Integrated Circuits, Design, and Verification (ICDV 2013), 掲載ページ 182-187, 出版日 2013年11月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Compact Improved TDES Cryptography Module for Wearable Medical Devices
Quang-Kien Trinh; Xuan-Tien Do; Van-Phuc Hoang; Thi-Thanh-Dung Phan; Cong-Kha Pham
Proc. of The 2013 International Conference on Integrated Circuits, Design, and Verification (ICDV 2013), 掲載ページ 79-82, 出版日 2013年11月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Power Reduction Methodologies for High-Speed Flash ADC Using 180 nm CMOS Process
Thanh-Tri Vo; Duc-Hung Le; Cong-Kha Pham; Trong-Tu Bui
Proc. of The 2013 International Conference on Integrated Circuits, Design, and Verification (ICDV 2013), 掲載ページ 46-51, 出版日 2013年11月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An ASIC Implementation of 16-bit Fixed-Point Digital Signal Processor
Xuan-Thuan Nguyen; Duc-Hung Le; Cong-Kha Pham; Trong-Tu Bui; Huu-Thuan Huynh
Proc. of The International Conference on Advanced Computing and Applications (ACOMP), 掲載ページ **-**, 出版日 2013年10月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An ASIC Implementation of 16-Bit Fixed-Point Digital Signal Processor
Xuan-Thuan NGUYEN; Trong-Tu BUI; Huu-Thuan HUYNH; Cong-Kha PHAM; Duc-Hung LE
Journal of Science and Technology, 51巻, 4B号, 掲載ページ 282-289, 出版日 2013年10月, 査読付
研究論文（学術雑誌）, 英語 - Design a Fast CAM-Based Exact Pattern Matching System on FPGA and 0.18 mu m CMOS Process
Due-Hung Le; Katsumi Inoue; Cong-Kha Pham
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E96A巻, 9号, 掲載ページ 1883-1888, 出版日 2013年09月, 査読付
研究論文（学術雑誌）, 英語 - A fast CAM-based image matching system on FPGA
Duc-Hung Le; Tran Bao Thuong Cao; Katsumi Inoue; Cong-Kha Pham
Proceedings - IEEE International Symposium on Circuits and Systems, 掲載ページ 1797-1800, 出版日 2013年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Low complexity logarithmic and anti-logarithmic converters for hybrid number system processors and DSP applications
Van-Phuc Hoang; Cong-Kha Pham
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Institute of Electronics, Information and Communication, Engineers, IEICE, E96-A巻, 2号, 掲載ページ 584-590, 出版日 2013年, 査読付
研究論文（学術雑誌）, 英語 - A Fast CAM-based Image Matching System on FPGA
Duc-Hung Le; Tran Bao Thuong Cao; Katsumi Inoue; Cong-Kha Pham
2013 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS), 掲載ページ 1797-1800, 出版日 2013年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Fast CAM-based Watermarking Extraction on FPGA
Duc-Hung Le; Tran-Bao-Thuong Cao; Katsumi Inoue; Cong-Kha Pham
2013 INTERNATIONAL CONFERENCE ON IC DESIGN AND TECHNOLOGY (ICICDT), 掲載ページ 207-210, 出版日 2013年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Design a Fast CAM-based Information Detection System on FPGA and 0.18 mu m ASIC Technology
Duc-Hung Le; Katsumi Inoue; Cong-Kha Pham
2013 IEEE INTERNATIONAL CONFERENCE OF ELECTRON DEVICES AND SOLID-STATE CIRCUITS (EDSSC), 掲載ページ 1-2, 出版日 2013年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A CAM-based Information Detection Hardware System for fast exact pattern matching
Duc-Hung Le; Tran-Bao-Thuong Cao; Katsumi Inoue; Cong-Kha Pham
Midwest Symposium on Circuits and Systems, 掲載ページ 848-851, 出版日 2013年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An Efficient ASIC Implementation of Logarithm Approximation for HDR Image Processing
Van-Phuc Hoang; Xuan-Tien Do; Cong-Kha Pham
2013 INTERNATIONAL CONFERENCE ON ADVANCED TECHNOLOGIES FOR COMMUNICATIONS (ATC), 掲載ページ 535-539, 出版日 2013年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A 44 mu W/10MHz Minimum Power Operation of 50K Logic Gate using 65nm SOTB Devices with Back Gate Control
Shotaro Morohashi; Nobuyuki Sugii; Toshiaki Iwamatsu; Shiro Kamohara; Yudai Kato; Cong-Kha Pham; Koichiro Ishibashi
2013 IEEE SOI-3D-SUBTHRESHOLD MICROELECTRONICS TECHNOLOGY UNIFIED CONFERENCE (S3S), 掲載ページ **-**, 出版日 2013年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An FPGA-Based Information Detection Hardware System Employing Multi-Match Content Addressable Memory
Duc-Hung Le; Katsumi Inoue; Masahiro Sowa; Cong-Kha Pham
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E95A巻, 10号, 掲載ページ 1708-1717, 出版日 2012年10月, 査読付
研究論文（学術雑誌）, 英語 - A CAM-based Information Detection Hardware System for fast pattern matching on FPGA
Duc Hung Le; Tran Bao Thuong Cao; Katsumi Inoue; Cong Kha Pham
Proc. of 2st Solid-State Systems Symposium & VLSI & Related Technologies (4S-2012), 掲載ページ 223-226, 出版日 2012年08月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Design of 16-bit Pi-Tpe DAC Employing Three-Stage Indirect Feedback Compensation Opamp
Trung-Khanh LE; Trong-Tu BUI; Duc-Hung LE; Cong-Kha PHAM
Proc. of 3rd ICICE International Conference on Integrated Circuits and Devices in Vietnam ICDV 2012, 掲載ページ 64-68, 出版日 2012年08月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A PCIe-based FFT Implementation for High-speed Spectrum Analysis
Xuan-Thuan NGUYEN; QM-Dang-Do; Huu-Thuan HUYNH; Cong-Kha PHAM
Proc. of 3rd ICICE International Conference on Integrated Circuits and Devices in Vietnam ICDV 2012, 掲載ページ 126-131, 出版日 2012年08月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Design of Three-Stage CMOS Opamp Using Indirect Feedback Compensation Technique
Trung-Khanh LE; Trong-Tu BUI; Duc-Hung LE; Cong-Kha PHAM
Proc. of 2st Solid-State Systems Symposium & VLSI & Related Technologies (4S-2012), 掲載ページ 153-156, 出版日 2012年08月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - The New Structure of Time-to-Digital Converter (TDC) - Multi Diagonal Vernier based TDC
Phu-Quoc NGUYEN; Cong-Kha PHAM
Proc. of 2st Solid-State Systems Symposium & VLSI & Related Technologies (4S-2012), 掲載ページ 119-122, 出版日 2012年08月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An Improved Hybrid LUT-Based Architecture for Low-Error and Efficient Fixed-Width Squarer
Van-Phuc Hoang; Cong-Kha Pham
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E95A巻, 7号, 掲載ページ 1180-1184, 出版日 2012年07月, 査読付
研究論文（学術雑誌）, 英語 - Efficient LUT-Based Truncated Multiplier and Its Application in RGB to YCbCr Color Space Conversion
Van-Phuc Hoang; Cong-Kha Pham
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E95A巻, 6号, 掲載ページ 999-1006, 出版日 2012年06月, 査読付
研究論文（学術雑誌）, 英語 - Novel Quasi-Symmetrical Approach for Efficient Logarithmic and Anti-logarithmic Converters
Van-Phuc HOANG; Cong-Kha PHAM
Proc. of IEEE 8th Conference on Ph.D. Research in Microelectronics & Electronics (PRIME2012), 掲載ページ 111-114, 出版日 2012年06月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A novel Information Detection Hardware System
Duc-Hung Le; Cong-Kha PHAM
Proc. of IEEE 8th Conference on Ph.D. Research in Microelectronics & Electronics (PRIME2012), 掲載ページ 123-126, 出版日 2012年06月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Low-Area, High-Speed Logarithmic and Anti-logarithmic Converters for Digital Signal Processors Based on Hybrid Number System
Van-Phuc HOANG; Cong-Kha PHAM
Proc. of IEEE Symposium on Low-Power and High-Speed Chips (COOL Chips XV), 掲載ページ 8, 出版日 2012年04月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Low-Error and Efficient Fixed-Width Squarer for Digital Signal Processing Applications
Van-Phuc Hoang; Cong-Kha Pham
2012 FOURTH INTERNATIONAL CONFERENCE ON COMMUNICATIONS AND ELECTRONICS (ICCE), 掲載ページ 477-482, 出版日 2012年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Fully-Parallel Information Detection Hardware System Employing Content Addressable Memory
Duc-Hung Le; Masahiro Sowa; Cong-Kha Pham; Katsumi Inoue
2012 FOURTH INTERNATIONAL CONFERENCE ON COMMUNICATIONS AND ELECTRONICS (ICCE), 掲載ページ 447-452, 出版日 2012年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Parameter extraction and optimization using Levenberg-Marquardt algorithm
Le Duc-Hung; Pham Cong-Kha; Nguyen Thi Thien Trang; Bui Trong Tu
2012 FOURTH INTERNATIONAL CONFERENCE ON COMMUNICATIONS AND ELECTRONICS (ICCE), 掲載ページ 434-437, 出版日 2012年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Linearity Optimization Method for CMOS R-2R Ladder Network
Yuta Kato; Cong-Kha Pham
Proc. of 2011 IEEJ International Analog VLSI Workshop, 掲載ページ **-**, 出版日 2011年11月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Constant-gm Rail-to-Rail Operational Amplifier with Low-gain Variation and It's Analysis
Nobuyuki Yokoyama; Cong-Kha Pham
Proc. of 2011 IEEJ International Analog VLSI Workshop, 掲載ページ **-**, 出版日 2011年11月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An SoPC for Real-Time Motion Detection Using Spatial-Temporal Entropy
Thuan NGUYEN; Thuan HUYNH; Cong-Kha PHAM
Proc. of Integrated Circuits and Devices in Vietnam (ICDV 2011), 掲載ページ 43-48, 出版日 2011年08月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Efficient LUT-based multiplier and squarer for DSP applications
Van-Phuc HOANG; Cong-Kha PHAM
Proc. of Integrated Circuits and Devices in Vietnam (ICDV 2011), 掲載ページ 148-153, 出版日 2011年08月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Implementation of Search-Less Information Detection based on Content Addressable Memory on FPGA
Duc-Hung LE; Katsumi INOUE; Masahiro SOWA; Cong-Kha PHAM
Proc. of Integrated Circuits and Devices in Vietnam (ICDV 2011), 掲載ページ 166-171, 出版日 2011年08月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Parameter Extraction and Optimization using Levenberg-Marquardt and Genetic Algorithm
Duc-Hung LE; Cong-Kha PHAM; Thi Thien Trang NGUYEN; Trong-Tu Bui
Proc. of Triangle Symposium on Advanced ICT 2011, 掲載ページ 54-58, 出版日 2011年08月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An Improved Linear Difference Method with High ROM Compression Ratio in Direct Digital Frequency Synthesizer
Van-Phuc Hoang; Cong-Kha Pham
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E94A巻, 3号, 掲載ページ 995-998, 出版日 2011年03月, 査読付
研究論文（学術雑誌）, 英語 - Low error, efficient fixed width squarer using hybrid LUT-based architecture
Van-Phuc Hoang; Cong-Kha Pham
Lecture Notes in Electrical Engineering, 134巻, 掲載ページ 223-230, 出版日 2011年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Novel Soft-Start Control Circuit for Current-Mode DC-DC Converter
Kimio Shibata; Cong-Kha Pham
Proc. of 2010 International Conference on Solid State Device and Materials, 掲載ページ 343-344, 出版日 2010年09月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Improved linear difference method for sine ROM compression in Direct Digital Frequency Synthesizer
Van-Phuc Hoang; Cong-Kha Pham
Proc. of 1st Solid-State Systems Symposium – VLSI & Related Technologies (4S-2010), 掲載ページ 192-195, 出版日 2010年06月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Low-Power High-PSRR Low-Dropout Regulator With Bulk-Gate Controlled Circuit
Socheat Heng; Cong-Kha Pham
IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II-EXPRESS BRIEFS, 57巻, 4号, 掲載ページ 245-249, 出版日 2010年04月, 査読付
研究論文（学術雑誌）, 英語 - 高速ソフトスタート制御回路を用いた電流モードDC-DCコンバータ
柴田 公男; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J93-A巻, 2号, 掲載ページ 127-135, 出版日 2010年02月, 査読付, 携帯電子機器は,小型,軽量,そして搭載されている電池の動作時間の延長が要求されている.スリープモードや待機モードは,不必要な消費電力を抑えることができるので高い頻度での動作モード切換えは電池の動作時間延長に有効である.しかし,スイッチング電源はスタート時に大きな入力突入電流と出力電圧のオーバシュートが発生するため,ソフトスタート回路によりミリ秒単位の時間を要して電圧を安定化している.電源回路の入力突入電流や出力電圧のオーバシュートは,電池の寿命を延長できないばかりかインダクタや電子部品の信頼性を損なう要因となる.本論文では,高速の電源オン/オフを可能とするカレントモード型PWM DC-DC降圧型コンバータ制御回路を提案する.シミュレーション結果により,提案する高速ソフトスタート制御回路は,突入電流とオーバシュートを低減し,無負荷から最大負荷電流まで,入力電圧や動作温度などに依存せず,約150μsのソフトスタート時間が確認された.これは従来回路の代表的なソフトスタート時間である7.5msと比較すると1/50に相当する.
研究論文（学術雑誌）, 日本語 - 電流モードDC-DCコンバータ用小型の適応型スロープ補償回路
柴田 公男; 範 公可
電子情報通信学会A論文誌, J93-A巻, 1号, 掲載ページ 27-30, 出版日 2010年01月, 査読付
研究論文（学術雑誌）, 日本語 - A Compact Adaptive Slope Compensation Circuit for Current-Mode DC-DC Converter
Kimio Shibata; Cong-Kha Pham
2010 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, 掲載ページ 1651-1654, 出版日 2010年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A DC-DC Converter Using A High Speed Soft-Start Control Circuit
Kimio Shibata; Cong-Kha Pham
2010 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, 掲載ページ 833-836, 出版日 2010年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Wide Frequency Range and Adjustable Duty Cycle CMOS Ring Voltage Controlled Oscillator
Minh-Hai Nguyen; Cong-Kha Pham
2010 THIRD INTERNATIONAL CONFERENCE ON COMMUNICATIONS AND ELECTRONICS (ICCE), 掲載ページ 107-109, 出版日 2010年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Low-Power High Accuracy Over Current Protection Circuit for Low Dropout Regulator
Socheat Heng; Cong-Kha Pham
IEICE TRANSACTIONS ON ELECTRONICS, E92C巻, 9号, 掲載ページ 1208-1214, 出版日 2009年09月, 査読付
研究論文（学術雑誌）, 英語 - 低消費電力シリーズレギュレータ用の負荷過渡応答の高速化回路
ヘイン ソチェット; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J92-A巻, 7号, 掲載ページ 470-476, 出版日 2009年07月, 査読付, 本論文では,シリーズレギュレータ(以降レギュレータ)において低消費電力で,かつ高速に応答できる高速化回路(Quick Response Circuit:QRC)を提案する.0.18μm CMOSプロセスによって試作されたチップの評価結果により,QRCを内蔵したレギュレータにおいて,出力電圧が1.2[V],出力電圧安定化容量が1[μF]の場合,負荷電流IOUTが0.5[μs]で0.1〜150[mA]の急激な変動においても出力電圧VOUTの降下及び上昇をそれぞれ196[mV]及び172[mV]以下に抑えられることが確認できた.このとき,基準電圧回路,過電流保護回路及び分割抵抗を含めたレギュレータ全体回路の消費電流は,軽負荷においてわずか8.5[μA],重負荷においても35[μA]のみとなった.
研究論文（学術雑誌）, 日本語 - シリーズレギュレータが高速起動可能な突入電流制限回路の構成
ヘイン ソチェット; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J92-A巻, 7号, 掲載ページ 521-523, 出版日 2009年07月, 査読付, 本論文では,パワーマネージメントICなどに内蔵されている複数のシリーズレギュレータ(以下LDO)が同時起動によって発生する大電流の突入電流問題を解決するために,LDOの突入電流制限回路を提案する.0.18μmのCMOSプロセスで設計し,HSPICEによるシミュレーションを行った結果,LDOの出力コンデンサを10[μF]にしたにもかかわらず,最大突入電流を144.1[mA]以下に抑制することができた.更に,出力電圧の最大起動時間もわずか313[μs]以内である.従来の基準電圧の起動特性の傾斜を制御する方法と違い,パワーMOSFETのゲート電圧を直接に制御することで外付けのソフトスタートコンデンサが不要となり,省面積かつ低コストの電源システムが実現できる.また,提案した回路の消費電流は4[μA]のみである.
研究論文（学術雑誌）, 日本語 - FPGA implementation of a Direct Digital Synthesizer using pipelined CORDIC-based approach
Van-Phuc Hoang; Thi-Tam Hoang; Cong-Kha Pham
TriSAI 2009 - Proceedings of Triangle Symposium on Advanced ICT 2009, 掲載ページ 105-108, 出版日 2009年
研究論文（国際会議プロシーディングス）, 英語 - A low-power high accuracy over current protection circuit for low dropout regulator
Socheat Heng; Cong-Kha Pham
IEICE Transactions on Electronics, Institute of Electronics, Information and Communication, Engineers, IEICE, E92-C巻, 9号, 掲載ページ 1208-1214, 出版日 2009年, 査読付
研究論文（学術雑誌）, 英語 - New Design Method of Low Power Over Current Protection Circuit for Low Dropout Regulator
Socheat Heng; Weichun Tung; Cong-Kha Pham
2009 INTERNATIONAL SYMPOSIUM ON VLSI DESIGN, AUTOMATION AND TEST (VLSI-DAT), PROCEEDINGS OF TECHNICAL PROGRAM, 掲載ページ 47-+, 出版日 2009年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Improvement of LDO's PSRR Deteriorated By Reducing Power Consumption : Implementation and Experimental Results
Socheat Heng; Cong-Kha Pham
2009 IEEE INTERNATIONAL CONFERENCE ON INTEGRATED CIRCUIT DESIGN AND TECHNOLOGY, PROCEEDINGS, 掲載ページ 11-15, 出版日 2009年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Low Power LDO with Fast Load Transient Response Based on Quick Response Circuit
Socheat Heng; Weichun Tung; Cong-Kha Pham
ISCAS: 2009 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-5, 掲載ページ 2529-+, 出版日 2009年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - 高速かつ低消費電力な全加算器
原田 津; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J91-A巻, 9号, 掲載ページ 915-918, 出版日 2008年09月, 査読付, 本論文では,フルスイング出力するXNOR回路を用いた10トランジスタ全加算器を提案する. 0.18μm CMOSプロセスを用いて,HSPICEによるプレレイアウト及びポストレイアウトのシミュレーションを行った上性能を評価した.従来全加算器と比較した結果,提案全加算器は遅延及び消費電力がともに大きく改善された.
研究論文（学術雑誌）, 日本語 - 高精度アクティブ分圧回路
柴田 公男; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J91-A巻, 9号, 掲載ページ 919-922, 出版日 2008年09月, 査読付, 本論文では,高入力インピーダンスで電源電圧,温度,製造プロセスなどの依存性をもたない高精度の差電圧を発生させるアクティブ分圧回路を提案する.0.5μmCMOSプロセスを用いて,SPICEによるシミュレーションを行って評価した.1Vppの入力電圧を1/100に分圧された出力は10mVpp±1mVpp以下の精度となり,0.1%以下の誤差に相当する結果が得られた.
研究論文（学術雑誌）, 日本語 - シリーズレギュレータの低消費電力化による電源電圧のリプル除去率(PSRR)の劣化の改善
ヘイン ソチェット; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J91-A巻, 4号, 掲載ページ 535-537, 出版日 2008年04月, 査読付, 本論文では,低消費電力化による電源電圧のリプル除去率(PSRR)の劣化を基板バイアス制御回路を用いて改善する低消費電力・高リプル除去率のシリーズレギュレータの構成を提案する.0.25μmのCMOSプロセスで設計し, HSPICEによるシミュレーションを行った結果,消費電力は従来の1/10に低減できたにもかかわらず,PSRR特性は従来に比較して最大40[dB]の改善を確認することができた.
研究論文（学術雑誌）, 日本語 - ボンディングワイヤの抵抗を考慮したシリーズレギュレータの負荷安定のための補正回路
ヘイン ソチェット; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J91-A巻, 1号, 掲載ページ 172-175, 出版日 2008年01月, 査読付, 本論文では,ボンディングワイヤの抵抗を考慮したシリーズレギュレータの負荷安定度を改善する補正回路を提案する.HSPICEによるシミュレーションの結果により,負荷が変化してもレギュレータの出力電圧を0.5%の変動幅に保つことが確認できた.
研究論文（学術雑誌）, 日本語 - Improvement of power supply rejection ratio of LDO deteriorated by reducing power consumption
Socheat Heng; Cong-Kha Pham
2008 IEEE INTERNATIONAL CONFERENCE ON INTEGRATED CIRCUIT DESIGN AND TECHNOLOGY, PROCEEDINGS, 掲載ページ 43-46, 出版日 2008年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - コンパクトなハミング重み比較回路
範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J90-A巻, 10号, 掲載ページ 762-766, 出版日 2007年10月, 査読付, "0"と"1"を含む数列間のハミング重みを比較するコンパクトな回路を提案する.266トランジスタのみで64ビットのハミング重み比較回路が構成でき,HSPICEのシミュレーション結果より,従来回路と同様の0.8μm CMOSプロセスを用いた場合の最大遅延は4.5[ns]である.
研究論文（学術雑誌）, 日本語 - 最適設計による高速かつ小規模なディジタル比較回路
範 公可; 高橋 俊太郎
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J90-A巻, 9号, 掲載ページ 727-730, 出版日 2007年09月, 査読付, 各けたの比較結果を本状に接続する構成を有するディジタル比較回路の第0ステージの最適化,及び,ゲートサイジング,バッファ(インバータ)の挿入等の改善を施した64ビットディジタル比較回路について述べる.従来ディジタル比較回路に比べ回路規模や遅延の改善が確認できた.
研究論文（学術雑誌）, 日本語 - 低消費電力シリーズレギュレータ用の過電流保護回路
ヘイン ソチェット; 清水 麻里江; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J90-A巻, 7号, 掲載ページ 619-621, 出版日 2007年07月, 査読付, 単純なアナログの基本回路を用いたシリーズレギュレータ以下「レギュレータ」用の過電流保護回路を提案する.提案回路のコンセプトでは,レギュレータの入出力電圧の依存性が少なく,安定した制限電流及び保持電流の回路が得られる.また,単純な回路構成であるため,約1.2μAの低消費電流及び0.0079mm^2の省面積回路が実現可能となる.0.35μmROHM社のプロセスを用いて設計したレイアウトによるポストシミュレーションにより,レギュレータの出力電圧V_は1.2〜3.6V,電源電圧V_ - はV_
+0.5〜6.0Vの範囲で使用可能であることが確認できた.
研究論文（学術雑誌）, 日本語 - はV_
- A Compact Hamming Distance Detector
Fu Qu; Cong-Kha Pham
Proc. of 2007 RISP International Workshop on Nonlinear Circuit and Signal Processing (NCSP'07), 掲載ページ 37-40, 出版日 2007年03月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Rank Order Filter Using Analog Hamming Comparator
Tei Ko; Cong-Kha Pham
Proc. of 2007 RISP International Workshop on Nonlinear Circuit and Signal Processing (NCSP'07), 掲載ページ 105-108, 出版日 2007年03月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Image Encryption Method Using Chaotic System Having Dynamic Initial Condition
Do Toan; Cong-Kha Pham
Proc. of 2007 RISP International Workshop on Nonlinear Circuit and Signal Processing (NCSP'07), 掲載ページ 245-248, 出版日 2007年03月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Solving Large N-Queen Problem with a Maximum Neuron Model by Canceling Diagonal Competition
Cong-Kha Pham; Watarru Noguchi
Journal of Signal Processing, 〔信号処理学会〕, 11巻, 1号, 掲載ページ 25-32, 出版日 2007年01月, 査読付
研究論文（学術雑誌）, 英語 - CMOS schmitt trigger circuit with controllable hysteresis using logical threshold voltage control circuit
Cong-Kha Pham
6TH IEEE/ACIS INTERNATIONAL CONFERENCE ON COMPUTER AND INFORMATION SCIENCE, PROCEEDINGS, 掲載ページ 48-+, 出版日 2007年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - An edge extraction method for color image using multiple-valued LoG filter and color space
Cong-Kha Pham; Koutaro Yamano
6TH IEEE/ACIS INTERNATIONAL CONFERENCE ON COMPUTER AND INFORMATION SCIENCE, PROCEEDINGS, 掲載ページ 658-+, 出版日 2007年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Compensated circuit for Low Dropout Regulator having stable load regulation after consideration of bonding wire resistance
Socheat Heng; Cong-Kha Pham
2007 EUROPEAN CONFERENCE ON CIRCUIT THEORY AND DESIGN, VOLS 1-3, 掲載ページ 120-123, 出版日 2007年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Quick response circuit for low-power LDO voltage regulators to improve load transient response
Socheat Heng; Cong-Kha Pham
2007 INTERNATIONAL SYMPOSIUM ON COMMUNICATIONS AND INFORMATION TECHNOLOGIES, VOLS 1-3, 掲載ページ 28-33, 出版日 2007年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - マキシマムニューロン及び修正Hill-Climbing項を用いたN-Queen問題の解法
野口 渉; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J89-A巻, 11号, 掲載ページ 1012-1017, 出版日 2006年11月, 査読付, Takefujiが提案したマキシマムニューロンモデルは,互いに素に分割されたニューロングループの中で,最大の入力をもつニューロンのみが発火する"winner-take-all"方式を採用したホップフィールド型ニューラルネットワークの一種である.制約条件充足型の組合せ最適化問題に対して非常に有効である.本論文は,マキシマムニューロンモデルに対し山登り学習法を適用し,また,従来のHill-Climbing項に修正を加えてN-Queen問題の解法を提案する.結果により,従来の解法に比べて優れた求解性能をもつことを示す.
研究論文（学術雑誌）, 日本語 - Low Power Full Input Range Current-Mode Operational Amplifier Using Level Shifter Technique
Socheat Heng; Cong-Kha Pham
Journal of Signal Processing, 〔信号処理学会〕, 10巻, 6号, 掲載ページ 385-390, 出版日 2006年11月, 査読付
研究論文（学術雑誌）, 英語 - An effective solving method for N-Queens problem
Wataru Noguchi; Cong-Kha Pham
Proc. of 2006 RISP International Workshop on Nonlinear Circuit and Signal Processing (NCSP'06), 掲載ページ 321-324, 出版日 2006年03月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Robust-Fragile Dual Watermarking System Based on Bilateral Filtering
Fu Qu; Cong-Kha Pham
Proc. of 2006 RISP International Workshop on Nonlinear Circuit and Signal Processing (NCSP'06), 掲載ページ 345-348, 出版日 2006年03月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A 1.2V Current-Mode Operational Amplifier Using Level Shifter Technique
Socheat Heng; Cong-Kha Pham
Proc. of 2006 RISP International Workshop on Nonlinear Circuit and Signal Processing (NCSP'06), 掲載ページ 393-396, 出版日 2006年03月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - CPL-Based Low-Power Full Adder
Chau-Hai Huynh; Cong-Kha Pham
Proc. of 2006 RISP International Workshop on Nonlinear Circuit and Signal Processing (NCSP'06), 掲載ページ 401-404, 出版日 2006年03月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Digital Comparator using Analog Operations
Yuji Kunida; Cong-Kha Pham
Proc. of 2006 RISP International Workshop on Nonlinear Circuit and Signal Processing (NCSP'06), 掲載ページ 397-400, 出版日 2006年03月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A proposal to solve N-queens problems using maximum neuron model with a modified hill-climbing term
Wataru Noguchi; Cong-Kha Pham
IEEE International Conference on Neural Networks - Conference Proceedings, Institute of Electrical and Electronics Engineers Inc., 掲載ページ 2679-2682, 出版日 2006年
研究論文（国際会議プロシーディングス）, 英語 - A 1.5V current-mode operational amplifier using level shifter technique
Socheat Heng; Cong-Kha Pham
2006 INTERNATIONAL SYMPOSIUM ON VLSI DESIGN, AUTOMATION, AND TEST (VLSI-DAT), PROCEEDINGS OF TECHNICAL PAPERS, 掲載ページ 291-+, 出版日 2006年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A proposal to solve N-Queens problems using maximum neuron model with a modified hill-climbing term
Wataru Noguchi; Cong-Kha Pham
2006 IEEE INTERNATIONAL JOINT CONFERENCE ON NEURAL NETWORK PROCEEDINGS, VOLS 1-10, 掲載ページ 2679-+, 出版日 2006年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A hardware accelerator for solving the N-Queen problem
Cong-Kha Pham; Wataru Noguchi
PROCEEDINGS OF THE SECOND IASTED INTERNATIONAL CONFERENCE ON COMPUTATIONAL INTELLIGENCE, 掲載ページ 146-+, 出版日 2006年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Simple logic threshold conversion circuits
Cong-Kha Pham
2006 13TH IEEE INTERNATIONAL CONFERENCE ON ELECTRONICS, CIRCUITS AND SYSTEMS, VOLS 1-3, 掲載ページ 268-271, 出版日 2006年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - 低消費電力全加算器
柳沢 真; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J88-A巻, 10号, 掲載ページ 1163-1167, 出版日 2005年10月, 査読付, パストランジスタを用いる回路において, 以前からの問題であったしきい値電圧による出力信号の電圧低下を, 基板バイアス効果を抑制することによって改善する方法を提案する. 出力信号の電圧低下の減少により, 出力バッファでの消費される電力の低減も期待できる. 提案する方法について, パストランジスタを使用しているSERF全加算器[1]を用いて評価を行った. HSPICEによるシミュレーションの結果により, 従来回路における特定の入力信号による不正常出力信号が正常出力信号に改善できた. 更に, 従来回路と比較して消費電力, 遅延の減少が確認できた.
研究論文（学術雑誌）, 日本語 - A Stochastic Bit-Stream Digital Neuron Using Generalized LFSR and It's Application to Two-Dimensional Binary Classification
Cong-Kha Pham; Makoto Fukuda
Journal of Signal Processing, 〔信号処理学会〕, 9巻, 5号, 掲載ページ 409-414, 出版日 2005年09月, 査読付
研究論文（学術雑誌）, 英語 - Low Power Full Adder Cell using XNOR Circuit of Pass Transistor
Makoto Yanagisawa; Cong-Kha Pham
Proc. of 2005 RISP International Workshop on Nonlinear Circuit and Signal Processing (NCSP'05), 掲載ページ 163-166, 出版日 2005年03月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A new N-parallel updating method of the Hopfield-type neural network for N-queens problem
TN Le; CK Pham
Proceedings of the International Joint Conference on Neural Networks (IJCNN), Vols 1-5, 掲載ページ 788-791, 出版日 2005年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Tolerance on geometrical operation as an attack to watermarked JPEG image
CK Pham; H Yamashita
KNOWLEDGE-BASED INTELLIGENT INFORMATION AND ENGINEERING SYSTEMS, PT 1, PROCEEDINGS, 3681巻, 掲載ページ 1199-1204, 出版日 2005年, 査読付
研究論文（学術雑誌）, 英語 - 並列Generalized-LFSRを用いた自己組み込みテスト
東 裕貴; 範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J87-A巻, 9号, 掲載ページ 1252-1253, 出版日 2004年09月, 査読付, 本論文では,自己組込みテスト(Built-In Self-Test:BIST)のテスト発生回路(Test PatternGenerator:TPG)に並列汎用線形フイードバックシフトレジスタ(Parallel Generalized Linear Feedback Shift Register:並列GLFSR)を提案する.従来のTPGであるLFSR,GLFSRと並列GLFSRをIS-CAS'85ベンチマーク回路に適用した場合のテスト数をそれぞれ比較する.提案したTPGが故障検出率95%を超える場合のテスト数がより少ないという結果から,BISTのTPGとして有効であると考察する.
研究論文（学術雑誌）, 日本語 - Improvement of Robustness on Embedding of BinaryData to JPEG Image
Hiroshi Yamashita; Cong-Kha Pham
Proc. of 2004 RISP International Workshop on Nonlinear Circuit and Signal Processing (NCSP'04), 掲載ページ 65-68, 出版日 2004年03月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A stochastic pulse bit-stream with high accurate multiplication
CK Pham; M Fukuda
2004 47TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL III, CONFERENCE PROCEEDINGS, 掲載ページ 93-96, 出版日 2004年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Pulse Model Neuron With High Accurate Calculation and It’s Application to Two-dimensional Binary Classification
Cong-Kha Pham; Makoto Fukuda
Proc. of Information Processing Conference (ISSNIP 2004), 掲載ページ 411-416, 出版日 2004年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Implementation of a Novel CMOS Synapses Circuit
Cong-Kha Pham
信号処理, 〔信号処理学会〕, 7巻, 1号, 掲載ページ 111-116, 出版日 2003年01月, 査読付
研究論文（学術雑誌）, 英語 - A Novel Synapses Circuit and It's Application to a Neural-Based A/D Converter
C-K. Pham
Proc. of IEEE International Symposium on Circuits and Systems ISCAS'01, 掲載ページ 612-615, 出版日 2001年05月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - 新型CMOSシナプス回路
範 公可
電子情報通信学会A論文誌, 一般社団法人電子情報通信学会, J84-A巻, 2号, 掲載ページ 246-248, 出版日 2001年02月, 査読付, ニューロン回路等に用いられている新型のCMOSシナプス回路を提案している.従来のCMOSインバータのみで構成されているシナプス回路において, 重み値はCMOSインバータの構成要素であるPMOSとNMOSトランジスタの相互コンダクタンスg_mとして実現されていた.しかし, CMOSインバータの出力端子の電圧レベルによって, これらのPMOSとNMOSトランジスタの相互コンダクタンスg_mが変動してしまい, シナプス回路に非線形な出力特性をもたらしてきた.今回, 提案した新型CMOSシナプス回路では, 構成しているCMOSインバータ回路に抵抗を導入し正確にシナプスの重み値を実現することができた.
研究論文（学術雑誌）, 日本語 - COMSインバータ回路を用いたニューラルバスAD変換回路
C-K. Pham
信号処理, 4巻, 1号, 掲載ページ 95-98, 出版日 2000年01月, 査読付
研究論文（学術雑誌）, 英語 - An Appliction of Genetic Algorithm to a Backward Evolution of Cellular Autowata
Y. Murakami; K. Kitakaze; C-K. Pham
Proc. of 1999 International Symposium on Nonlinear Theory and It's Applications, 掲載ページ 327-330, 出版日 1999年12月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Searching a maximum cycle length in pseudo-random numbers generated by cellular automata
Cong-Kha Pham
{Tokyo University of Information Sciences, Faculty of Business Administration and Information Science, Department of Information Systems}, 出版日 1999年 - Simple Methods for Secure Communications Using Nonlinear Mapping Function
C-K. Pham
Proc. of 1997 Int. Symposium on Nonlinear Theory and It's Applications NOLTA '97 Proceedings, 掲載ページ 101-103, 出版日 1997年12月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Bifurcational Coummunication with Novel Chaotic Transistors Circuit
C-K. Pham
International Journal of Chaos Theory and Applications, 2巻, 2号, 掲載ページ 25-34, 出版日 1997年02月, 査読付
研究論文（学術雑誌）, 英語 - Chaotic behavior and synchronization phenomena in a novel chaotic transistors circuit
CK Pham; M Korehisa; M Tanaka
IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS, 43巻, 12号, 掲載ページ 1006-1011, 出版日 1996年12月, 査読付
研究論文（学術雑誌）, 英語 - Chaotic behavior and synchronization phenomena in a novel chaotic transistors circuit
Cong-Kha Pham AND Korehisa, M. AND Tanaka, M.
{Institute of Electrical and Electronics Engineers (IEEE)}, 出版日 1996年
研究論文（学術雑誌） - A simple 6-bit neural-based A/D converter employing only CMOS inverters
CK Pham; M Tanaka; K Shono
ISCAS 96: 1996 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS - CIRCUITS AND SYSTEMS CONNECTING THE WORLD, VOL 1, 掲載ページ 357-360, 出版日 1996年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Bifurcational communication with novel chaotic transistors circuits
CK Pham; M Tanaka
ISCAS 96: 1996 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS - CIRCUITS AND SYSTEMS CONNECTING THE WORLD, VOL 3, 掲載ページ 100-103, 出版日 1996年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Implementation of nonlinear circuits employing MOSIS
C-K. Pham; M. Tanaka
Proc. of 1995 International Symposium on Nonlinear Theory and Applications Nolta '95, 掲載ページ 1-4, 出版日 1995年12月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - DISCRETE-TIME CELLULAR NEURAL NETWORKS WITH 2 TYPES OF NEURON CIRCUITS FOR IMAGE-CODING AND THEIR VLSI IMPLEMENTATIONS
CK PHAM; M IKEGAMI; M TANAKA
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E78A巻, 8号, 掲載ページ 978-988, 出版日 1995年08月, 査読付
研究論文（学術雑誌）, 英語 - Discrete time cellular neural networks with two types of neuron circuits for image coding and their VLSI implementations
Pham, Cong-Kha; Ikegami, Munemitsu; Tanaka, Mamoru
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, E78-A巻, 8号, 掲載ページ 291-299, 出版日 1995年08月, 査読付
研究論文（学術雑誌）, 英語 - A Simple Chaos Generator and It's Nonlinear Analysis
C-K. Pham; M. Korehisa; M. Tanaka
Proc. of European Conference on Circuit Theory Design ECCTD '95, 掲載ページ 1125-1128, 出版日 1995年08月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - CHAOTIC BEHAVIOR IN SIMPLE LOOPED MOS INVERTERS
CK PHAM; M TANAKA; K SHONO
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E78A巻, 3号, 掲載ページ 291-299, 出版日 1995年03月, 査読付
研究論文（学術雑誌）, 英語 - Associative dynamics of competitive cellular neural network
M KANAYA; M TAKAHIRA; T WATANABE; CK PHAM; M TANAKA
1995 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOLS 1-3, 掲載ページ 1152-1155, 出版日 1995年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Pulse coded cellular neural network and it's hardware implementation
CK Pham; T Kimura; M Ikegami; M Tanaka
1995 IEEE INTERNATIONAL CONFERENCE ON NEURAL NETWORKS PROCEEDINGS, VOLS 1-6, 4巻, 掲載ページ 1590-1594, 出版日 1995年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A Novel Chaos Generator Employing CMOS Inverfer for Cellular Neural Networks
C-K. Pham; M. Tanaka
Proc. of 3rd IEEE International Workshop on Cellular Neural Networks and their Applications CNNA-94, 掲載ページ 355, 出版日 1994年12月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Design of Dynamical Image Halftoning Processor
H. Numata; C-K. Pham; M. Tanaka
Proc. of 2nd Asian Pacific Conference on Hardware Description Languages APCHDL'94, 掲載ページ 151-154, 出版日 1994年10月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Binocular Stereo Vision by Silicon Retina
M. Awata; Y. Nakamura; C-K. Pham; M. Tanaka
Proc. of 5th Australian Conference on Neural Networks, 掲載ページ 125-128, 出版日 1994年02月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - BIFURCATION AND CHAOS IN CMOS INVERTERS RING OSCILLATOR
CK PHAM; M TANAKA; K SHONO
1994 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL 5, 掲載ページ E697-E700, 出版日 1994年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A SIMPLE NEURAL-BASED A/D CONVERTER EMPLOYING CMOS INVERTERS
CK PHAM; M TANAKA; K SHONO
1994 IEEE INTERNATIONAL CONFERENCE ON NEURAL NETWORKS, VOL 1-7, 掲載ページ 2093-2096, 出版日 1994年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - Design and Performance of CMOS Analog Fuzzy Chips
K. Shono; C-K. Pham
Proc. of 3rd International Conference on Industrial Fuzzy Control Intelligent Systems IFIS'93, 掲載ページ 161-166, 出版日 1993年12月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - 2-bit Neuron Circuit for Cellular Neural Network
C-K. Pham; M. Ikegami; M. Tanaka
Proc. of 1993 International Symposium on Nonlinear Theory and its Applications NOLTA'93, 掲載ページ 1371-1374, 出版日 1993年12月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - A HARDWARE ACCELERATOR FOR DESIGN-RULE CHECKING IN A BIT-MAPPING CAD-SYSTEM
CK PHAM; K SHONO
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, E76A巻, 10号, 掲載ページ 1684-1693, 出版日 1993年10月, 査読付
研究論文（学術雑誌）, 英語 - Pipelining System of Discrete Time Cellular Neural Networks for Information Coding and Decoding
M. Tanaka; N. Shimizu; C.-K. Pham; M. Ikegami; Y. Nakamura
11th European Conference on Circuit Theory and Design ECCTD'93, 掲載ページ 45-50, 出版日 1993年09月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - CMOS DIGITAL RETINA CHIP WITH MULTIBIT NEURONS FOR IMAGE-CODING
CK PHAM; M IKEGAMI; M TANAKA; K SHONO
1993 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS : PROCEEDINGS, VOLS 1-4 ( ISCAS 93 ), 掲載ページ 2752-2755, 出版日 1993年, 査読付
研究論文（国際会議プロシーディングス）, 英語 - CMOSディジタル回路上のニューラル現象を用いたファジィプロセッサ
K. Shono; C-K. Pham
Proc. of 2nd international Conference on Fuzzy logic and Neural Networks, 掲載ページ 17-22, 出版日 1992年06月, 査読付
研究論文（国際会議プロシーディングス）, 英語 - ビットマップCADシステムのためのCMOSセルコンパイラ
C-K. Pham; K. Shono
電子情報通信学会E論文誌, 74巻, 9号, 掲載ページ 2603-2611, 出版日 1991年09月, 査読付
研究論文（学術雑誌）, 英語 - 領域アクセスを行なうビットマップメモリバンク
高窪 統; ファム・コンカー; 庄野克房
電子情報通信学会C-II論文誌, 電子情報通信学会エレクトロニクスソサイエティ, J75-C-II巻, 4号, 掲載ページ 227-235, 出版日 1991年04月
研究論文（学術雑誌）, 日本語
MISC
- A Parallel Hybrid Adaptive CORDIC in 180 nm CMOS Technology (集積回路)
Nguyen Hong-Thu; Pham Cong-Kha
電子情報通信学会, 出版日 2016年12月15日, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 116巻, 364号, 掲載ページ 101-104, 英語, 0913-5685, 40021059179, AN10013276 - 0.18μm CMOS技術を用いた電流モード逐次比較型A/Dコンバータ (コンピュータシステム) -- (学生・若手研究会)
蓬田 拓夢; 範 公可
0.18μm CMOS技術を用いた,8ビット電流モード逐次比較型A/Dコンバータを提案する.本提案回路は,電流を基準としているため低電源電圧で動作可能である.シミュレーション結果より,本提案回路は電源電圧0.9V,サンプリング周波数200kHzで動作可能であり,消費電力は2.3μWとなった.また,Figure of Merit(FoM)は45fJ/convを達成した.以上の結果より,本提案回路はミックスドシグナル回路への実装が期待できる., 一般社団法人電子情報通信学会, 出版日 2014年12月01日, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 114巻, 346号, 掲載ページ 95-99, 日本語, 0913-5685, 110009977423, AN10013141 - 集合演算プロセッサー(SOP) : 画像認識への応用(システムLSIの応用とその要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
井上 克己; レ ドゥクフン; 曽和 将容; 範 公可
CPU、GPU、DSPなどの従来型プロセッサーにとってメモリ上の情報を探し出す処理つまり検索、照合、認識などの負担は極めて大きい。従って現在のコンピュータが誕生以来従来型プロセッサーの負担を軽減するための利用技術でこの弱点を補ってきた。従来型プロセッサーの処理速度が限界に達した今日、より高速、より精度よく検索、照合、認識などを実現するための新しいハードウエアアーキテクチャが不可欠である。このような背景から筆者らは、探し出す情報を記憶したメモリ自身が情報探し(集合演算)をする、全く新しい発想のハードウエアアルゴリズムを提案する。この技術は画像認識への実用化の見通しを得ることができた。, 一般社団法人電子情報通信学会, 出版日 2013年09月30日, 電子情報通信学会技術研究報告. VLD, VLSI設計技術, 113巻, 235号, 掲載ページ 35-40, 日本語, 110009821692, AN10013323 - バルク制御によるオペアンプの入力同相電圧広域化 (シリコン材料・デバイス)
大澤 衛; 範 公可
低電源電圧のもとで動作するオペアンプの同相入力電圧範囲の広域化について検討する.本研究では, MOSトランジスタのバルク端子を制御できるシリコン基板を用いて広域化を実現するものである.これにより従来回路が抱えていたトランスコンダクタンスのg_mの変動なしに同相電圧を広い範囲で入力することが可能になることを示す.さらに,同相入力電圧だけでなく同相除去比も改善すること示す., 一般社団法人電子情報通信学会, 出版日 2013年08月01日, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 113巻, 172号, 掲載ページ 105-110, 日本語, 0913-5685, 110009806049, AN10013254 - バルク制御によるオペアンプの入力同相電圧広域化 (集積回路)
大澤 衛; 範 公可
低電源電圧のもとで動作するオペアンプの同相入力電圧範囲の広域化について検討する.本研究では, MOSトランジスタのバルク端子を制御できるシリコン基板を用いて広域化を実現するものである.これにより従来回路が抱えていたトランスコンダクタンスのg_mの変動なしに同相電圧を広い範囲で入力することが可能になることを示す.さらに,同相入力電圧だけでなく同相除去比も改善すること示す., 一般社団法人電子情報通信学会, 出版日 2013年08月01日, 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報, 113巻, 173号, 掲載ページ 105-110, 日本語, 0913-5685, 110009806072, AN10013276 - LCDドライバのためのRail-to-Rail電圧バッファ : 低消費電力と高速化に向けて (集積回路)
塚本 洋介; 範 公可
近年、液晶ディスプレイ製品の大型化に伴い液晶を駆動するドライバICに用いられるバッファは高速かつ低い静的消費電流で容量性負荷を駆動することが求められている。本稿は液晶ディスプレイの大容量負荷に対し動的状態のときのみバッファの電流駆動能力を上げる回路を用いることで静的消費電流を抑え、かつ高速に動作するバッファを紹介する。HSPICEシミュレーションによりセットリング時間は立ち上がり1.8V/us、立下り1.5V/us。静的消費電流は1.5uAと低消費電力かつ高速なRail-to-Railバッファを提案する。, 一般社団法人電子情報通信学会, 出版日 2011年12月15日, 電子情報通信学会技術研究報告 : 信学技報, 111巻, 352号, 掲載ページ 47-52, 日本語, 0913-5685, 110009466837, AN10013276 - 電流モード型DC-DCコンバータ用小型適応型スロープ補償回路
柴田 公男; 範 公可
低調波発振は電流モード型DC-DCコンバータで知られる課題である.この課題を解決するため,本稿では,少ない回路素子数で構成される低消費電力の適応型スロープ補償回路を提案する.提案回路は,自動調整可能なスロープ補償回路であり,補償されるスロープ電圧は様々な出力電圧レベルに適切に対応できる.スイッチング周波数1.2MHzの電流モード型DC-DCコンバータに組み込んで,汎用0.5μm CMOSプロセスパラメータによるシミュレーションの結果により,低調波発振課題の解決及び低消費電力動作が確認できた., 一般社団法人電子情報通信学会, 出版日 2009年11月25日, 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report, 109巻, 316号, 掲載ページ 107-111, 日本語, 0913-5685, 110007863167, AA11645397 - 高速ソフトスタート制御回路を用いた電流モードDC-DCコンバータ
柴田 公男; 範 公可
携帯電子機器は,小型,軽量,そして搭載されている電池の動作時間の延長が要求されている.スリープモードや待機モードは,不必要な消費電力を抑えることが出来るので高い頻度のモード切り替えは電池の動作時間延長に有効である.しかし,スイッチング電源はスタート時に大きな入力突入電流と出力電圧のオーバーシュートが発生するため,ソフトスタート回路によりミリ秒単位の時間を要して電圧を安定化している.電源回路の入力突入電流や出力電圧のオーバーシュートは,電池の寿命を延長できないばかりかコイルや電子部品の信頼性を損なう要因となる.本稿では,高速の電源オン/オフを可能とするカレントモード型PWM DC-DC降圧型コンバータ制御回路を提案する.シミュレーション結果により,提案する高速ソフトスタート制御回路は,入力突入電流と出力オーバーシュートを低減し,そのソフトスタート時間は,負荷電流・入力電圧・動作温度などに依存せず,従来回路に対して1/10〜1/50の短縮が達成された., 一般社団法人電子情報通信学会, 出版日 2009年06月12日, 電子情報通信学会技術研究報告. CPM, 電子部品・材料, 109巻, 90号, 掲載ページ 1-6, 日本語, 0913-5685, 110007331828, AN10012932 - 64ビットディジタルコンパレータ
高橋 俊太郎; 範 公可
映像情報メディア学会, 出版日 2006年07月27日, 映像情報メディア学会技術報告, 30巻, 38号, 掲載ページ 57-60, 日本語, 1342-6893, 10018045727, AN1059086X - 64ビットディジタルコンパレータ
高橋 俊太郎; 範 公可
前段ビットの判定結果を用いて後段ビットの判定結果を得るディジタルコンパレータのための判定結果の新しい接続方法を提案する。この接続方法に基づいたデジタル信号の比較アルゴリズムによる64ビットディジタルコンパレータの実現について述べる。シミュレーションの結果により、従来のディジタルコンパレータよりも回路規模や遅延などの改善が確認できた., 一般社団法人電子情報通信学会, 出版日 2006年07月20日, 電子情報通信学会技術研究報告. ICD, 集積回路, 106巻, 189号, 掲載ページ 57-60, 日本語, 0913-5685, 110004811051, AN10013276 - エレクトロニクス素子と集積の総合理解を目指す教育－研究・教育活性化支援システム教育プロジェクト－
野崎 眞次; 範 公可
出版日 2005年01月, 電気通信大学紀要, 17巻, 1, 2号, 日本語, 記事・総説・解説・論説等（その他） - パラレルGLFSRを用いた自己組み込みテストにおける故障検出率の向上に関する研究
東 裕貴; 範 公可
本稿では、自己組み込みテスト(BIST)のテスト発生回路(TPG)に並列汎用線形フィードバックシフトレジスタ(パラレルGLFSR)を提案する。従来のTPGである線形フィードバックシフトレジスタ(LFSR)、GLFSRとTPGとして提案する並列GLFSRをISCASベンチマーク回路に適用した場合の故障検出率をそれぞれ比較する。提案手法のTPG構成、シミュレーション方法を述べる。また、提案TPGが同じテスト数において、より高い故障検出率を得たことからBISTのTPGとして有効であることを考察する。, 一般社団法人電子情報通信学会, 出版日 2003年10月31日, 電子情報通信学会技術研究報告. CST, コンカレント工学, 103巻, 406号, 掲載ページ 9-12, 日本語, 0913-5685, 110003299912, AN10438446
講演・口頭発表等
- A Perpetuum Mobile 32bit CPU with 13.4pJ/cycle, 0.14μA Sleep Current using Reverse-Body-Bias Assisted 65nm SOTB CMOS Technology
Koichiro Ishibashi(UEC; Nobuyuki Sugii(LEAP; Kimiyoshi Usami(SIT; Hideharu Amano(K; Kazutoshi Kobayashi(KIT; Cong-Kha Pham(UEC; Hideki Makiyama; Yoshiki Yamamoto; Hirofumi Shinohara; Toshiaki Iwamatsu; Yasuo Yamaguchi; Hidekazu Oda; Takumi Hasegawa; Shinobu Okanishi; Hiroshi Yanagita(LEAP
口頭発表（招待・特別）, 英語, 電子情報通信学会,集積回路研究会(SDM2014-62,ICD2014-31), 招待, 国内会議
発表日 2014年08月04日 - 超高速なデータ検索を実現するデータベースプロセッサー（ＤＢＰ） ～ メモリ型コンピューティングで情報処理を大きく進化革新 ～
井上 克己; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2014年04月 - CMOS R-2Rラダー型D/Aコンバータの線形性向上法
蓬田 拓夢; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2014年03月 - 論理閾値変換回路を用いたRing-VCOの発振周波数範囲拡大に関す る研究
塩野谷 雅仁; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2014年03月 - 集合演算プロセッサー(SOP) ― 画像認識への応用
井上 克己; レ ドゥクフン; 曽和将容; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2013年10月 - バルク制御によるオペアンプの入力同相電圧広域化
大澤 衛; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2013年08月 - MOSFETの動作領域の統一によるD/Aコンバータの線形性の向上 サブタイトル（和）
蓬田 拓夢; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2013年08月 - LCDドライバのためのRail-to-Rail電圧バッファ-低消費電力と高速化に向けて
塚本洋介; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2011年12月 - 低エラーのLUTによる打切り乗算器の設計
ホアン ヴァン フック; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2010年12月 - CMOS R-2Rラダー回路のチャネル幅調整による線形性最適化に関する研究
加藤 雄大; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2010年12月 - 高速応答の低ドロップアウト(LDO)レギュレータに関する研究
Fouzhiwei Tong; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,シリコン材料・デバイス研究会 (SDM)
発表日 2010年11月 - 電流モード型DC-DCコンバータ用小型適応型スロープ補償回路
柴田公男; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,ディペンダブルコンピューティング, システムLSI設計技術, コンピュータシステム, リコンフィギャラブルシステム, 集積回路, 電子部品・材料
発表日 2009年12月 - 入力電圧及び負荷変動に適応する効率且つシンプルなDC-DCコンバータ
張 品; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2009年12月 - Wide Swing, Low Gain Error Voltage Buffer with Adaptive Biasing for Improving Slew-rate
ジャガトジョティ ギミレ; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路研究会 (ICD)
発表日 2009年12月 - 高速ソフトスタート制御回路を用いた電流モードDC-DCコンバータ
柴田公男; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,電子部品・材料, 機構デバイス, 有機エレクトロニクス
発表日 2009年06月 - Inrush Current Limiting Circuit For for Low Dropout Regulator
Socheat HENG; Cong-Kha PHAM
口頭発表（一般）, 英語, 2009年度第22回 回路とシステム軽井沢ワークショップ
発表日 2009年04月 - 可変相互コンダクタンス,非線形性,可変利得増幅器,演算トランスコンダクタンス
池本 真樹; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,VLSI設計技術研究会 (VLD)
発表日 2008年09月 - 64ビットディジタルコンパレータ
高橋 俊太郎; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会,集積回路/情報センシング研究会
発表日 2006年07月 - A Simple Differential Voltage Comparator
Christopher NTYANGIRI; Cong-Kha PHAM
口頭発表（一般）, 英語, 電子情報通信学会回路とシステム研究会
発表日 2005年09月 - 可変閾値のラプラス－ガウスフィルタを用いた多値画像輪郭抽出法
山野公太郎; 範公可
口頭発表（一般）, 日本語, 信学技報，SIP2005－85～95
発表日 2005年09月 - ニューロンの新準同期更新方法
Le Thanh Nhat; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会ニューロコンピューティング研究会,電子情報通信学会ニューロコンピューティング研究会
発表日 2004年12月 - カスタムプロセッサによるOgg Vorbisデコーダの実装
渡辺 智是; 範 公可
口頭発表（一般）, 日本語, 2004度電子情報通信学会春季全国大会,2004度電子情報通信学会春季全国大会
発表日 2004年03月 - FPGAを用いた大規模集積行列演算回路の実装に関する研究
崔 巍; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会回路とシステム研究会
発表日 2003年11月 - 高精度乗算のための確立演算ビットストリム
福田 真人; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会回路とシステム研究会
発表日 2003年11月 - パラレルGLFSRを用いた自己組み込みテストにおける故障検出率の向上に関する研究
東 裕貴; 範 公可
口頭発表（一般）, 日本語, 電子情報通信学会回路とシステム研究会
発表日 2003年11月 - 1補数を用いたパラレル乗算器の設計に関する研究
青山達也; 範公可
口頭発表（一般）, 日本語, 2002度電子情報通信学会春季全国大会
発表日 2003年03月 - FPGAを用いたパイプライン化FFTの設計及び実装に関する研究
青山達也; 範公可
口頭発表（一般）, 日本語, 第６回システムLSIワークショップ
発表日 2002年11月 - ハードウェア設計システム及びシステムの集積化その２
範 公可
その他, 日本語, 国内会議
発表日 1999年 - ハードウェア設計システム及びシステムの集積化その１
範 公可
その他, 日本語, 国内会議
発表日 1998年02月 - MOSISへのアクセス
フアム コンカ
その他, 日本語, 国内会議
発表日 1995年07月 - カオティック・トランジスタ回路における同期現象
ファム・コン・カー; 伊久 信; 田中 衞
口頭発表（一般）, 日本語, 1995年度電子情報通信学会春季全国大会
発表日 1995年03月 - カオティック・トランジスタ
ファム・コン・カー; 田中 衞; 庄野 克房
口頭発表（一般）, 日本語, 電子情報通信学会非線形問題研究会
発表日 1994年09月 - Chaotic Behavior in CMOS Inverters Ring
ファム・コン・カー; 田中 衞; 庄野 克房
口頭発表（一般）, 日本語, 1994年度第７回 回路とシステム軽井沢ワークショップ
発表日 1994年04月 - カオティック ＣＭＯＳ インバータ
ファム・コン・カー; 田中 衞; 庄野 克房
口頭発表（一般）, 日本語, 電子情報通信学会非線形問題研究会
発表日 1994年03月 - Chaotic CMOS Inverters
ファム・コン・カー; 田中 衞; 庄野 克房
口頭発表（一般）, 英語, 1994年度電子情報通信学会春季全国大会
発表日 1994年03月 - 濃淡画像を2値化するCMOS網膜チップ
ファム・コン・カー; 池上 宗光; 田中 衞; 庄野 克房
口頭発表（一般）, 日本語, 電子情報通信学会非線形問題研究会
発表日 1993年03月 - CMOS Digital Retinal Chip with 1-bit Neurons for Image Coding
ファム・コン・カー; 池上 宗光; 田中 衞; 庄野 克房
口頭発表（一般）, 英語, 1993年度電子情報通信学会春季全国大会
発表日 1993年03月 - Implementation of Fuzzy Processors on CMOS Digital IC
C-K. Pham; K. Shono
シンポジウム・ワークショップパネル（公募）, 英語, Japan-Korea Joint Seminar, Japan-Korea Joint Seminar
発表日 1992年 - 領域アクセスを行うビットマップメモリバンク
高窪 統; ファム・コン・カー; 庄野 克房
口頭発表（一般）, 日本語, 第4回マイクロエレクトロニクスシンポジウム (MES'91)
発表日 1991年05月 - アナログ・ディジタル・バランス回路を用いた逐次比較型Ａ／Ｄコンバータ
ファム・コン・カー; 庄野 克房
口頭発表（一般）, 日本語, 1991年度電子情報通信学会春季全国大会
発表日 1991年03月 - Successive Approximation Analog-to-Digital conversion employing Analog-Digital-Balance Circuit - Part 2
C-K Pham; K. Shono
シンポジウム・ワークショップパネル（公募）, 英語, Japan-Korea Joint seminar, Japan-Korea Joint seminar
発表日 1991年 - BITDRC : A Hardware Accelerator for Design-Rule Checking on bit-mapping CAD System
C-K. Pham; K. Shono
シンポジウム・ワークショップパネル（公募）, 英語, Japan-Korea joint seminar, Japan-Korea joint seminar
発表日 1991年 - ビットマップ方式を取り入れたメモリバンク
高窪 統; ファム・コン・カー; 庄野 克房
口頭発表（一般）, 日本語, 電子情報通信学会集積回路研究会
発表日 1990年05月 - CMOSディジタル・マクロセル・コンパイラ
ファム・コン・カー; 庄野 克房
口頭発表（一般）, 日本語, 電子情報通信学会春季全国大会
発表日 1990年03月 - ビットマップ方式を取り入れたメモリバンク
高窪 統; ファム・コン・カー; 庄野 克房
口頭発表（一般）, 日本語, 1990年度電子情報通信学会春季全国大会
発表日 1990年03月 - 教材としての２ビットマイクロコンピュータ-LSI Dry and Wet Laboratory-
庄野 克房; 姜 黎一; ファム・コン・カー
口頭発表（一般）, 日本語, マイクロエレクトロニクス研究開発機構リサーチコミュニケーション
発表日 1990年01月 - Bitmap-IV : A Layout system for Manual and Automatic Design
C-K. Pham; K. Shono
シンポジウム・ワークショップパネル（公募）, 英語, Japan-Korea Joint seminar, Japan-Korea Joint seminar
発表日 1990年 - Successive Approximation Analog-to-Digital conversion Employing Analog-Digital-Balance Circuit - Part 1
C-K Pham; K. Shono
シンポジウム・ワークショップパネル（公募）, 英語, Japan-Korea Joint seminar, Japan-Korea Joint seminar
発表日 1990年 - 画像処理用ビットマップメモリバンク
ファム・コン・カー; 高窪 統; 庄野 克房
口頭発表（一般）, 日本語, 1989年度電子情報通信学会春季全国大会
発表日 1989年03月 - ビットマップメモリバンクの設計
高窪 統; ファム・コン・カー; 庄野 克房
口頭発表（一般）, 日本語, 電子情報通信学会集積回路研究会
発表日 1988年03月 - ＶＴＬを用いた手書き論理回路図認識システム
高窪 統; 山本 美奈; ファム・コン・カー; 庄野 克房
口頭発表（一般）, 日本語, 電子情報通信学会集積回路研究会
発表日 1987年12月 - ビットアクセス用ＤＲＡＭコントローラの設計
ファム・コン・カー; 庄野 克房
口頭発表（一般）, 日本語, 1987年度電子情報通信学会学生研究発表会
発表日 1987年12月
